uvm中sprint函数的意思

时间: 2024-02-26 20:57:50 浏览: 487

在UVM中,sprint函数是一种格式化输出函数,用于将一组格式化的数据写入到一个字符串中。它的语法如下:

function automatic string uvm_sprint (string fmt, ...);

其中,第一个参数是格式化字符串,类似于C语言中的printf函数的格式化字符串,后面的参数是要格式化的数据。

sprint函数将格式化的数据写入到一个字符串中,并将该字符串作为函数的返回值返回。使用sprint函数可以方便地将一组数据以指定的格式输出到字符串中,方便调试和输出日志等操作。

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uvm tb

UVM 测试平台概述

UVM (Universal Verification Methodology) 是一种用于验证复杂集成电路设计的方法学。它提供了一套标准库和方法论,使得验证工程师能够更高效地创建可重用的测试平台。

对于RISC-V SoC而言,建立一个基于UVM的测试平台通常涉及三个主要步骤[^1]:

  • 定义顶层模块结构
  • 创建环境组件(agent、scoreboard等)
  • 编写具体的测试案例

当不使用预编译版本时,则需手动指定vlog +incdir+并自行编译整个UVM包及其依赖项,包括DPI接口库[^2]。

为了运行特定测试,在调用run_test()函数时可以通过传递参数的方式指明所需执行的具体测试名称;另外还可以通过命令行选项的形式设置+UVM_TESTNAME=来实现相同目的[^3]。

下面给出一段简单的UVM测试平台代码片段作为例子:

// top_tb.sv
module top_tb;
    initial begin
        run_test("my_custom_test");
    end
    
    // ...其他信号声明...
endmodule : top_tb


class my_custom_test extends uvm_test;

  function new(string name, uvm_component parent);
     super.new(name,parent);
  endfunction
  
  task run_phase(uvm_phase phase);
      `uvm_info(get_type_name(),"Starting custom test...",UVM_LOW)

      // 执行具体操作...

      `uvm_info(get_type_name(),"Ending custom test.",UVM_LOW)
      
      // 使用不同的打印器展示信息
      uvm_info( get_name(), { "using uvm_default_line_printer\n", t.sprint( uvm_default_line_printer ) }, UVM_LOW )
  endtask 

endclass : my_custom_test

此示例展示了如何定义一个新的测试类继承自uvm_test, 并实现了基本的日志记录功能以及利用了uvm_default_line_printer来进行简洁的一行输出[^4].

function void write(T item);//input rx_e1_q.push_back(item);//e1 from e1_tx_monitor.sv print_pkt_data(item); //out_ap.write(item); `uvm_info("MLPPP_ASS_MON(input)",{"\n",item.sprint()},UVM_MEDIUM); `uvm_info("MLPPP_ASS_MON(input)",{"\n",item.packet_sprint()},UVM_MEDIUM); endfunction

这是一个关于编程的问题,我可以回答。这段代码是一个函数,函数名为write,参数为T类型的item。函数的作用是将item添加到rx_e1_q队列中,并打印出item的数据。同时,该函数还会输出一些调试信息。

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请逐行注释下面的代码:class riscv_instr_base_test extends uvm_test; riscv_instr_gen_config cfg; string test_opts; string asm_file_name = "riscv_asm_test"; riscv_asm_program_gen asm_gen; string instr_seq; int start_idx; uvm_coreservice_t coreservice; uvm_factory factory; uvm_component_utils(riscv_instr_base_test) function new(string name="", uvm_component parent=null); super.new(name, parent); void'($value$plusargs("asm_file_name=%0s", asm_file_name)); void'($value$plusargs("start_idx=%0d", start_idx)); endfunction virtual function void build_phase(uvm_phase phase); super.build_phase(phase); coreservice = uvm_coreservice_t::get(); factory = coreservice.get_factory(); uvm_info(gfn, "Create configuration instance", UVM_LOW) cfg = riscv_instr_gen_config::type_id::create("cfg"); uvm_info(gfn, "Create configuration instance...done", UVM_LOW) uvm_config_db#(riscv_instr_gen_config)::set(null, "*", "instr_cfg", cfg); if(cfg.asm_test_suffix != "") asm_file_name = {asm_file_name, ".", cfg.asm_test_suffix}; // Override the default riscv instruction sequence if($value$plusargs("instr_seq=%0s", instr_seq)) begin factory.set_type_override_by_name("riscv_instr_sequence", instr_seq); end if (riscv_instr_pkg::support_debug_mode) begin factory.set_inst_override_by_name("riscv_asm_program_gen", "riscv_debug_rom_gen", {gfn, ".asm_gen.debug_rom"}); end endfunction function void report_phase(uvm_phase phase); uvm_report_server rs; int error_count; rs = uvm_report_server::get_server(); error_count = rs.get_severity_count(UVM_WARNING) + rs.get_severity_count(UVM_ERROR) + rs.get_severity_count(UVM_FATAL); if (error_count == 0) begin uvm_info("", "TEST PASSED", UVM_NONE); end else begin uvm_info("", "TEST FAILED", UVM_NONE); end uvm_info("", "TEST GENERATION DONE", UVM_NONE); super.report_phase(phase); endfunction virtual function void apply_directed_instr(); endfunction task run_phase(uvm_phase phase); int fd; for(int i = 0; i < cfg.num_of_tests; i++) begin string test_name; randomize_cfg(); riscv_instr::create_instr_list(cfg); riscv_csr_instr::create_csr_filter(cfg); asm_gen = riscv_asm_program_gen::type_id::create("asm_gen", , gfn); asm_gen.cfg = cfg; asm_gen.get_directed_instr_stream(); test_name = $sformatf("%0s_%0d.S", asm_file_name, i+start_idx); apply_directed_instr(); uvm_info(gfn, "All directed instruction is applied", UVM_LOW) asm_gen.gen_program(); asm_gen.gen_test_file(test_name); end endtask virtual function void randomize_cfg(); DV_CHECK_RANDOMIZE_FATAL(cfg); uvm_info(gfn, $sformatf("riscv_instr_gen_config is randomized:\n%0s", cfg.sprint()), UVM_LOW) endfunction endclass

class vbase_test extends uvm_test; uvm_component_utils(vbase_test) env m_env; vseqr m_vseqr; int unsigned simSeed; function new(string name, uvm_component parent); super.new(name, parent); endfunction : new extern function void build_phase (uvm_phase phase); extern function void connect_phase (uvm_phase phase); extern task reset_phase(uvm_phase phase); extern task reset_reg_model(); extern function void end_of_elaboration_phase(uvm_phase phase); extern function void start_of_simulation_phase(uvm_phase phase); extern task main_phase(uvm_phase phase); // report test result extern virtual function void report_phase(uvm_phase phase); endclass : vbase_test function void vbase_test::build_phase (uvm_phase phase); super.build_phase(phase); m_env = env::type_id::create(.name("m_env"), .parent(this)); // virtual sequencer m_vseqr = vseqr::type_id::create(.name("m_vseqr"), .parent(this)); uvm_config_db# (uvm_object_wrapper)::set(this,"m_vseqr.main_phase","default_sequence",vBaseSeq::type_id::get()); //uvm_config_db# (uvm_object_wrapper)::set(this,"m_vseqr.main_phase","default_sequence",vUniBaseSeq#()::type_id::get()); endfunction : build_phase function void vbase_test::connect_phase (uvm_phase phase); m_vseqr.p_rm = m_env.m_reg_model; m_vseqr.i2c_seqr = m_env.m_i2c_agent.m_seqr; endfunction : connect_phase task vbase_test::reset_phase(uvm_phase phase); //uvm_info(get_type_name(), {"REGISTER MODEL:\n", m_reg_model.sprint()}, UVM_MEDIUM) reset_reg_model(); super.reset_phase(phase); endtask task vbase_test::reset_reg_model(); forever begin wait (tb_top.reset_n == 0); m_env.m_reg_model.reset(); uvm_info(get_type_name(), "Reseting Complete", UVM_MEDIUM) wait (tb_top.reset_n == 1); end endtask function void vbase_test::end_of_elaboration_phase(uvm_phase phase); int handle; $system("rm -rf TEST_RUNNING"); simSeed = $get_initial_random_seed(); handle = $fopen($psprintf("TEST_RUNNING_%0d",simSeed),"w"); $fclose(handle); handle = $fopen("caseSeed","w"); $fwrite(handle,"%0d",simSeed); $fclose(handle); if($test$plusargs("uvm_tree")) uvm_top.print_topology(); endfunction : end_of_elaboration_phase function void vbase_test::start_of_simulation_phase(uvm_phase phase); uvm_info(get_type_name(), {"start of simulation for ", get_full_name()}, UVM_HIGH); endfunction : start_of_simulation_phase task vbase_test::main_phase(uvm_phase phase); phase.phase_done.set_drain_time(this, 200ns); endtask : main_phase // report test result function void vbase_test::report_phase(uvm_phase phase); uvm_report_server server; int handle; int unsigned err_num; super.report_phase(phase); server = get_report_server(); err_num = (server.get_severity_count(UVM_ERROR) + server.get_severity_count(UVM_FATAL)); simSeed = $get_initial_random_seed(); $display("\n********************************************************************************************\n"); if (err_num != 0) begin $display("TEST CASE FAILED!!!"); handle = $fopen($psprintf("TEST_FAILED_%0d",simSeed),"w"); end else begin $display("TEST CASE PASSED!!!"); handle = $fopen($psprintf("TEST_PASSED_%0d",simSeed),"w"); end $fclose(handle); $display("\n********************************************************************************************\n"); $system("rm -rf TEST_RUNNING*"); endfunction endif

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