uvm中为什么在scoreboard中实例化monitor_imp类时,实例化成mon_export

时间: 2024-02-26 22:53:21 浏览: 27
在UVM中,scoreboard是一个独立于monitor和driver的组件,它用于验证测试中的期望值和实际值是否匹配。为了在scoreboard中获取monitor的数据,需要使用export和import机制来建立连接。 在实例化monitor_imp类时,使用mon_export来创建一个export对象,将其连接到monitor的export端口上。这样,scoreboard就可以通过mon_export来获取monitor产生的数据,而不需要直接访问monitor内部的成员变量。同时,这种方式还允许多个scoreboard实例可以同时连接到同一个monitor上,提高了代码的复用性和可扩展性。
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写一个uvm环境,在monitor中检测当前bit和改bit的补码值,然后在scoreboard中进行比对

以下是一个基本的UVM环境,包含一个monitor和一个scoreboard,用于检测当前bit和改bit的补码值: ```systemverilog `include "uvm_macros.svh" class my_env extends uvm_env; my_agent m_agent; my_scoreboard m_scoreboard; function new(string name = "my_env", uvm_component parent); super.new(name, parent); endfunction : new function void build_phase(uvm_phase phase); super.build_phase(phase); m_agent = my_agent::type_id::create("m_agent", this); m_scoreboard = my_scoreboard::type_id::create("m_scoreboard", this); endfunction : build_phase function void connect_phase(uvm_phase phase); super.connect_phase(phase); m_agent.monitor_ap.connect(m_scoreboard.analysis_export); endfunction : connect_phase endclass : my_env class my_monitor extends uvm_monitor; uvm_analysis_port#(my_analysis_item) analysis_port; my_analysis_item analysis_item; function new(string name = "my_monitor", uvm_component parent); super.new(name, parent); endfunction : new virtual function void build_phase(uvm_phase phase); super.build_phase(phase); analysis_port = new("analysis_port", this); endfunction : build_phase virtual task run_phase(uvm_phase phase); super.run_phase(phase); while(1) begin // Read current bit and its two's complement bit curr_bit = my_interface.read_bit(); logic signed [31:0] curr_twos_comp = $signed(curr_bit) ? -1 - curr_bit : curr_bit; // Wait for change in bit value @(my_interface.posedge); // Read changed bit and its two's complement bit changed_bit = my_interface.read_bit(); logic signed [31:0] changed_twos_comp = $signed(changed_bit) ? -1 - changed_bit : changed_bit; // Create analysis item and send to scoreboard analysis_item = new("analysis_item"); analysis_item.curr_bit = curr_bit; analysis_item.curr_twos_comp = curr_twos_comp; analysis_item.changed_bit = changed_bit; analysis_item.changed_twos_comp = changed_twos_comp; analysis_port.write(analysis_item); // Wait for next posedge @(my_interface.posedge); end endtask : run_phase endclass : my_monitor class my_scoreboard extends uvm_scoreboard; uvm_analysis_export#(my_analysis_item) analysis_export; my_analysis_item analysis_item; function new(string name = "my_scoreboard", uvm_component parent); super.new(name, parent); endfunction : new virtual function void build_phase(uvm_phase phase); super.build_phase(phase); analysis_export = new("analysis_export", this); endfunction : build_phase virtual function void run_phase(uvm_phase phase); super.run_phase(phase); while(1) begin // Wait for analysis item from monitor analysis_export.get_next_item(analysis_item); // Compare current bit and its two's complement with changed bit and its two's complement if (analysis_item.curr_bit != analysis_item.changed_bit) begin if (analysis_item.curr_twos_comp != analysis_item.changed_twos_comp) begin `uvm_error("BIT_ERROR", $sformatf("Bit value changed from %0d to %0d, but two's complement changed from %0d to %0d", analysis_item.curr_bit, analysis_item.changed_bit, analysis_item.curr_twos_comp, analysis_item.changed_twos_comp)) end end end endfunction : run_phase endclass : my_scoreboard class my_agent extends uvm_agent; my_monitor monitor_ap; function new(string name = "my_agent", uvm_component parent); super.new(name, parent); endfunction : new virtual function void build_phase(uvm_phase phase); super.build_phase(phase); monitor_ap = my_monitor::type_id::create("monitor_ap", this); endfunction : build_phase endclass : my_agent class my_analysis_item extends uvm_sequence_item; bit curr_bit; logic signed [31:0] curr_twos_comp; bit changed_bit; logic signed [31:0] changed_twos_comp; `uvm_object_utils(my_analysis_item) function new(string name = "my_analysis_item"); super.new(name); endfunction : new endclass : my_analysis_item ``` 在这个环境中,`my_monitor`任务读取当前的bit和它的补码值,然后等待bit值的改变。一旦有改变,它读取新的bit和它的补码值,并创建一个`my_analysis_item`对象,其中包含了当前bit和改变的bit以及它们的补码值。然后,它使用`analysis_port`将该对象发送到`my_scoreboard`。 `my_scoreboard`在接收到`my_analysis_item`对象后,比较当前bit和它的补码值与改变的bit和它的补码值。如果bit值不同,那么它会检查补码值是否也不同。如果补码值也不同,那么它将在控制台上输出一条错误消息。 在`my_env`中,`my_agent`和`my_scoreboard`被创建,并通过`monitor_ap`和`analysis_export`连接起来。然后,整个环境可以被实例化并运行。

uvm在seq怎么使用analysis port将数据发送到scoreboard,代码是怎样的

在UVM中,使用Analysis Port将数据发送到Scoreboard的步骤如下: 1.在Scoreboard的类定义中声明Analysis Port: ```verilog class my_scoreboard extends uvm_scoreboard; ... uvm_analysis_port #(my_transaction) analysis_port; ... endclass ``` 2.在Sequence中实例化Scoreboard,并连接Analysis Port: ```verilog class my_sequence extends uvm_sequence; ... my_scoreboard scoreboard; ... virtual task body(); ... scoreboard = my_scoreboard::type_id::create("scoreboard", this); scoreboard.analysis_port.connect(monitor.analysis_export); ... endtask ... endclass ``` 3.在Sequence中使用Analysis Port发送transaction数据: ```verilog class my_sequence extends uvm_sequence; ... virtual task body(); ... my_transaction trans; ... scoreboard.analysis_port.write(trans); ... endtask ... endclass ``` 其中,my_transaction是transaction的类名,monitor是用于监控transaction的组件,analysis_export是monitor中声明的Analysis Export端口。 这是一个简单的示例,实际实现时需要根据具体的应用场景进行调整。

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