verliog 动态显示两个数码管编程

Verilog 动态显示两个数码管可以使用时钟控制以及寄存器来实现。以下是一个简单的 Verilog 代码示例，其中以共阴数码管为例：

module display(
    input clk, // 时钟信号
    input [7:0] data, // 七段数码数据
    output reg [7:0] seg, // 数码管段选控制信号
    output reg [1:0] dig // 数码管位选控制信号
);

reg [7:0] num0, num1; // 存储数码管0和数码管1的数值
reg [2:0] cnt; // 计数器，用于控制数码管位选
reg [1:0] dig_sel; // 存储当前需要显示的数码管
assign seg = (dig_sel == 0) ? num0 : num1; // 根据位选信号决定哪个数码管显示数值

always @(posedge clk) begin
    if (cnt == 2'b11) begin
        cnt <= 0;
        dig_sel <= ~dig_sel; // 切换数码管位选信号
    end else begin
        cnt <= cnt + 1;
    end
    
    case (dig_sel)
        2'b00: num0 <= data;
        2'b01: num1 <= data;
    endcase
end

endmodule

以上代码中，`data` 输入信号为需要显示的七段数码数据，`seg` 输出信号为数码管的段选控制信号，`dig` 输出信号为数码管的位选控制信号，`clk` 输入信号为时钟信号。在 `always` 块中，使用一个计数器 `cnt` 和一个位选信号寄存器 `dig_sel` 来控制数码管的刷新速度和显示方式。当 `cnt` 计数到 3 时，切换位选信号，并将需要显示的数值存储到对应的数码管寄存器中，由于时钟的作用，数码管会在下一个时钟上升沿显示新的数值。

需要注意的是，以上代码仅为示例，实际使用时需要根据数码管的具体型号和连接方式进行修改。