verilog 组合逻辑 always 变量多次赋值

在 Verilog 中，组合逻辑中的 always 块应该只对一个变量进行一次赋值，否则会导致代码行为不可预测。如果需要对同一个变量进行多次赋值，可以使用一个中间变量来存储计算结果，然后再将中间变量的值赋给目标变量。例如：

module example(input a, input b, input c, output reg d);
  wire x, y;
  
  assign x = a & b;
  assign y = x | c;
  
  always @*
    begin
      reg temp;
      temp = y ^ c;
      d = temp & x;
    end
endmodule

在上面的例子中，变量 `temp` 被用来存储计算结果，然后再将 `temp` 的值赋给目标变量 `d`，从而避免了对 `d` 进行多次赋值。