请利用状态机来编写一个verilog语法的“1101”串行数据检测器，

下面是一个使用状态机实现的“1101”串行数据检测器的Verilog代码：

module serial_detector (
    input clk,
    input reset,
    input data_in,
    output reg detected
);

parameter IDLE = 2'b00;
parameter DETECT_1 = 2'b01;
parameter DETECT_2 = 2'b10;
parameter DETECT_3 = 2'b11;

reg [1:0] state;

always @(posedge clk) begin
    if (reset) begin
        state <= IDLE;
        detected <= 0;
    end else begin
        case (state)
            IDLE: begin
                if (data_in == 1'b1)
                    state <= DETECT_1;
            end
            DETECT_1: begin
                if (data_in == 1'b1)
                    state <= DETECT_2;
                else
                    state <= IDLE;
            end
            DETECT_2: begin
                if (data_in == 1'b0)
                    state <= DETECT_3;
                else
                    state <= IDLE;
            end
            DETECT_3: begin
                if (data_in == 1'b1) begin
                    state <= DETECT_1;
                    detected <= 1;
                end else
                    state <= IDLE;
            end
        endcase
    end
end

endmodule

这个模块有四个状态：IDLE、DETECT_1、DETECT_2和DETECT_3。在IDLE状态下，它等待输入数据为1。如果输入数据为1，它将转换到DETECT_1状态。在DETECT_1状态下，它等待输入数据为1。如果输入数据为1，它将转换到DETECT_2状态。如果输入数据为0，它将返回到IDLE状态。在DETECT_2状态下，它等待输入数据为0。如果输入数据为0，它将转换到DETECT_3状态。如果输入数据为1，它将返回到IDLE状态。在DETECT_3状态下，它等待输入数据为1。如果输入数据为1，它将转换回DETECT_1状态，并将检测标志detected设置为1。如果输入数据为0，它将返回到IDLE状态。