verilog实现数字时钟

下面是一个简单的数字时钟的Verilog代码，包含时钟、分和秒：

module digital_clock(
    input clk, 
    input rst, 
    output [3:0] hour, 
    output [5:0] minute, 
    output [5:0] second
);

reg [3:0] hour_reg;
reg [5:0] minute_reg;
reg [5:0] second_reg;

always @(posedge clk or posedge rst) begin
    if (rst) begin
        hour_reg <= 4'b0000;
        minute_reg <= 6'b000000;
        second_reg <= 6'b000000;
    end else begin
        if (second_reg == 6'b111011) begin
            second_reg <= 6'b000000;
            if (minute_reg == 6'b111111) begin
                minute_reg <= 6'b000000;
                hour_reg <= hour_reg + 1;
            end else begin
                minute_reg <= minute_reg + 1;
            end
        end else begin
            second_reg <= second_reg + 1;
        end
    end
end

assign hour = hour_reg;
assign minute = minute_reg;
assign second = second_reg;

endmodule

该代码实现了一个简单的数字时钟，它使用时钟信号 `clk` 和复位信号 `rst`。在时钟上升沿时，每秒钟增加1秒，并在分钟和小时的边界更新时间。输出是分别用4位二进制表示小时、6位二进制表示分钟和6位二进制表示秒的三个信号。