verilog使用assign语句实现延时赋值

在 Verilog 中，可以使用 `#` 符号来实现延时赋值。延时赋值可以让我们指定一个信号在一段时间后才被赋值，这在模拟时非常有用。下面是一个使用 `assign` 语句实现延时赋值的例子：

module delayed_assign(
    input clk,
    input reset,
    output reg [7:0] data_out
);

reg [7:0] data_in;
reg [3:0] delay_count;

assign data_out = (delay_count == 0) ? data_in : data_out;

always @(posedge clk) begin
    if (reset) begin
        data_in <= 8'h00;
        delay_count <= 0;
    end else begin
        data_in <= $random;
        if (delay_count < 4) begin
            delay_count <= delay_count + 1;
        end
    end
end

endmodule

在上面的例子中，我们使用了 `assign` 语句将 `data_out` 赋值为 `data_in`，但是只有当 `delay_count` 等于 0 时才会生效。在 `always` 块中，我们使用了一个计数器来控制 `delay_count` 的值，从而实现了延时赋值。当 `reset` 信号为高电平时，我们会将 `data_in` 和 `delay_count` 的值重置为默认值。