在vivado中，使用Verilog语言设计精度为10毫秒的数字秒表，具有复位，计时，显示的功能。计时范围为00分00秒00毫秒~59分59秒90毫秒；

好的，以下是一个可能的Verilog代码实现，其中使用了一个名为"clk_divider"的时钟分频模块，该模块将原始时钟信号分频为10毫秒的时钟信号，以便进行计时。

module stopwatch (
    input clk,         // 输入时钟信号
    input rst,         // 复位信号
    input start_stop,  // 开始/停止信号
    output reg [5:0] sec_tens,  // 秒的十位
    output reg [3:0] sec_ones,  // 秒的个位
    output reg [5:0] min_tens,  // 分的十位
    output reg [3:0] min_ones,  // 分的个位
    output reg [6:0] ms_tens,   // 毫秒的十位
    output reg [6:0] ms_ones    // 毫秒的个位
);

reg [27:0] count;    // 计数器，用于计算时间
reg [5:0] sec_tens_count, sec_ones_count, min_tens_count, min_ones_count;  // 各个时间数字的计数器
reg [6:0] ms_tens_count, ms_ones_count;  // 毫秒数字的计数器
reg [1:0] state;     // 状态机的状态

// 时钟分频模块，将原始时钟信号分频为10毫秒的时钟信号
clk_divider #(.N(250000)) clk_divider_inst ( .clk(clk), .rst(rst), .clk_out(clk_10ms) );

// 状态机
always @ (posedge clk_10ms or posedge rst) begin
    if (rst) begin
        count <= 0;
        sec_tens_count <= 0;
        sec_ones_count <= 0;
        min_tens_count <= 0;
        min_ones_count <= 0;
        ms_tens_count <= 0;
        ms_ones_count <= 0;
        state <= 0;
    end else begin
        case (state)
            0: begin  // 等待开始信号
                if (start_stop) begin
                    state <= 1;
                end
            end
            1: begin  // 计时状态
                count <= count + 1;
                if (count == 10000000) begin  // 1秒
                    count <= 0;
                    sec_ones_count <= sec_ones_count + 1;
                    if (sec_ones_count == 10) begin
                        sec_ones_count <= 0;
                        sec_tens_count <= sec_tens_count + 1;
                        if (sec_tens_count == 6) begin
                            sec_tens_count <= 0;
                            min_ones_count <= min_ones_count + 1;
                            if (min_ones_count == 10) begin
                                min_ones_count <= 0;
                                min_tens_count <= min_tens_count + 1;
                                if (min_tens_count == 6) begin
                                    // 计时超过最大限制，停止计时
                                    state <= 2;
                                end
                            end
                        end
                    end
                    ms_ones_count <= ms_ones_count + 1;
                    if (ms_ones_count == 10) begin
                        ms_ones_count <= 0;
                        ms_tens_count <= ms_tens_count + 1;
                    end
                end
            end
            2: begin  // 停止状态
                if (!start_stop) begin
                    state <= 0;
                end
            end
            default: begin
                state <= 0;
            end
        endcase
    end
end

// 数字输出
assign sec_tens = sec_tens_count;
assign sec_ones = sec_ones_count;
assign min_tens = min_tens_count;
assign min_ones = min_ones_count;
assign ms_tens = ms_tens_count;
assign ms_ones = ms_ones_count;

endmodule

// 时钟分频模块，将原始时钟信号分频为指定的时钟信号
module clk_divider (
    input clk,         // 输入时钟信号
    input rst,         // 复位信号
    output reg clk_out // 输出时钟信号
)(
    parameter N = 1   // 分频系数
);
reg [31:0] count;

always @ (posedge clk or posedge rst) begin
    if (rst) begin
        count <= 0;
        clk_out <= 0;
    end else begin
        count <= count + 1;
        if (count == N - 1) begin
            count <= 0;
            clk_out <= ~clk_out;
        end
    end
end

endmodule

该代码实现了一个带有复位、计时和显示功能的数字秒表，可以计时范围为00分00秒00毫秒~59分59秒90毫秒。其中，计时的精度为10毫秒。可以通过start_stop信号开始/停止计时，并通过sec_tens、sec_ones、min_tens、min_ones、ms_tens和ms_ones输出对应的数字显示。