用持续赋值语句描述一个四选一数据选择器
时间: 2024-05-11 15:20:23 浏览: 103
4选1数据选择器
以下是一个使用持续赋值语句描述的四选一数据选择器:
```verilog
module four_to_one_mux(
input [3:0] data_in,
input [1:0] selector,
output reg out
);
always @* begin
case (selector)
2'b00: out = data_in[0];
2'b01: out = data_in[1];
2'b10: out = data_in[2];
2'b11: out = data_in[3];
endcase
end
endmodule
```
在上述代码中,我们定义了一个名为 `four_to_one_mux` 的模块,该模块具有四个输入 `data_in` (四位输入数据)和两个输入 `selector` (两位选择信号),以及一个输出 `out` (一个位输出数据)。在 `always` 块中,我们使用 `case` 语句根据选择信号的值来决定输出的数据。根据选择信号的值,我们将输入数据的相应位传递给输出。最后,我们使用 `reg` 关键字定义输出 `out` 为寄存器类型,以确保输出可以被存储和持续赋值。
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