请用verilog语言写一段计时器代码

以下是一个简单的计时器代码，使用 Verilog 语言实现：

module timer(
   input clk,
   input rst,
   output reg [31:0] count
);

   always @(posedge clk)
   begin
      if (rst)
         count <= 0;
      else
         count <= count + 1;
   end

endmodule

这个计时器模块有一个时钟输入 `clk`、一个复位输入 `rst`，以及一个 32 位的计数器输出 `count`。每当时钟上升沿到来时，计数器就会加 1。如果复位信号为高电平（即 `rst` 为真），计数器会被清零。