用Verilog HDL描述二进制计数器

下面是一个简单的 4 位二进制计数器的 Verilog HDL 描述：

module binary_counter (
  input clk,
  input reset,
  output [3:0] count
);

reg [3:0] count;

always @(posedge clk) begin
  if (reset) begin
    count <= 4'b0000;
  end else begin
    count <= count + 1;
  end
end

endmodule

该计数器有一个时钟输入 `clk`，一个重置输入 `reset` 和一个 4 位计数器输出 `count`。在时钟上升沿时，计数器会递增，除非重置信号 `reset` 被激活。在这种情况下，计数器被重置为 0。