verilog 中 |= 是什么运算符

在 Verilog 中，`|=` 是一个位运算符，表示按位或并赋值运算。它将两个操作数的每个位进行按位或运算，并将结果赋值给左侧操作数。例如，假设有以下代码：

reg [7:0] a, b;
a = 8'b10101010;
b = 8'b11001100;
a |= b;

在这里，`a` 的初始值为 `10101010`，`b` 的值为 `11001100`。执行 `a |= b` 后，`a` 将变为 `11101110`，因为它的每个位都会与对应的 `b` 位进行按位或运算。