用Verilog写一个数码管要包含按键加法，按键减法，按键清零，按键置数

以下是一个简单的数码管模块，包含按键加法、按键减法、按键清零和按键置数功能：

module SevenSegment(
    input clk,          // 时钟信号
    input rst,          // 复位信号
    input [3:0] key,    // 按键信号
    output [6:0] seg    // 数码管输出信号
);

reg [3:0] cnt;          // 计数器变量
reg [3:0] num;          // 存储数值变量
wire [6:0] seg_num;     // 数字对应的数码管输出

// 数字对应的数码管输出
assign seg_num = {
    7'b1000000,  // 0
    7'b1111001,  // 1
    7'b0100100,  // 2
    7'b0110000,  // 3
    7'b0011001,  // 4
    7'b0010010,  // 5
    7'b0000010,  // 6
    7'b1111000,  // 7
    7'b0000000,  // 8
    7'b0011000   // 9
};

// 按键加法
always @(posedge clk) begin
    if (rst) begin
        cnt <= 0;
        num <= 0;
    end else if (key[0]) begin
        cnt <= cnt + 1;
        if (cnt == 10) begin
            cnt <= 0;
            num <= num + 1;
        end
    end
end

// 按键减法
always @(posedge clk) begin
    if (rst) begin
        cnt <= 0;
        num <= 0;
    end else if (key[1]) begin
        cnt <= cnt + 1;
        if (cnt == 10) begin
            cnt <= 0;
            num <= num - 1;
        end
    end
end

// 按键清零
always @(posedge clk) begin
    if (rst) begin
        cnt <= 0;
        num <= 0;
    end else if (key[2]) begin
        cnt <= 0;
        num <= 0;
    end
end

// 按键置数
always @(posedge clk) begin
    if (rst) begin
        cnt <= 0;
        num <= 0;
    end else if (key[3]) begin
        cnt <= 0;
        num <= 5;
    end
end

// 数码管输出
always @(posedge clk) begin
    seg <= seg_num[num];
end

endmodule

在这个模块中，计数器 cnt 用于计数，num 用于存储数值。按键加法、减法、清零和置数分别在不同的 always 块中处理，每个按键按下时计数器 cnt 加 1，当计数器计数到 10 时，数值 num 加 1 或减 1。按键清零时将计数器和数值都清零，按键置数时将数值设置为 5。数码管输出根据当前 num 值对应的数码管输出。