PCIe总线接口开发的Verilog代码

以下是一个简单的 PCIe 总线接口开发的 Verilog 代码示例：

module pcie_interface (
    input clk,
    input reset,
    input [31:0] data_in,
    output reg [31:0] data_out,
    input read_req,
    input write_req,
    input [5:0] address,
    output reg read_ack,
    output reg write_ack
);

    // 内部寄存器
    reg [31:0] reg_data_array [63:0];
    
    // 读写状态
    reg [1:0] state;
    localparam IDLE = 2'b00, READ = 2'b01, WRITE = 2'b10;
    
    assign data_out = reg_data_array[address];
    
    always @(posedge clk) begin
        if (reset) begin
            state <= IDLE;
            read_ack <= 0;
            write_ack <= 0;
        end else begin
            case (state)
                IDLE: begin
                    if (read_req) begin
                        state <= READ;
                    end else if (write_req) begin
                        state <= WRITE;
                    end
                end
                
                READ: begin
                    read_ack <= 1;
                    state <= IDLE;
                end
                
                WRITE: begin
                    reg_data_array[address] <= data_in;
                    write_ack <= 1;
                    state <= IDLE;
                end
            endcase
        end
    end
endmodule

这个代码模块包含了一个简单的状态机来处理读/写请求，并且使用一个 reg 数组来存储数据。在读请求中，数据通过 `data_out` 输出；在写请求中，数据被存储到 `reg_data_array` 数组中。同时，读/写请求被确认并通过 `read_ack` 和 `write_ack` 输出。