小脚丫fpga数字时钟代码

以下是一个简单的FPGA数字时钟的Verilog代码：

module clock(
    input clk, // 时钟信号
    output reg [3:0] hour, // 小时
    output reg [5:0] minute, // 分钟
    output reg [5:0] second // 秒钟
);

// 定义计数器
reg [3:0] hour_count = 0;
reg [5:0] minute_count = 0;
reg [5:0] second_count = 0;

// 每秒钟增加计数器
always @(posedge clk) begin
    if (second_count == 59) begin
        second_count <= 0;
        if (minute_count == 59) begin
            minute_count <= 0;
            if (hour_count == 23) begin
                hour_count <= 0;
            end else begin
                hour_count <= hour_count + 1;
            end
        end else begin
            minute_count <= minute_count + 1;
        end
    end else begin
        second_count <= second_count + 1;
    end
end

// 输出计数器
assign second = second_count;
assign minute = minute_count;
assign hour = hour_count;

endmodule

该代码使用计数器逐秒钟增加，并将计数器的值输出到小时、分钟和秒钟输出端口。在FPGA上实现时钟电路，需要将时钟信号连接到clk输入端口，并将小时、分钟和秒钟输出端口连接到数字显示器或其他设备。