module Ext(Datain,Extop,Dataout); input [31:0]Datain; input [1:0]Extop; output reg[31:0]Dataout; always@(*)begin case(Extop) 2'b00:Dataout={{20{Datain[21]}},{Datain[21:10]}}; 2'b01:Dataout={{14{Datain[25]}},{Datain[25:10],2'b0}}; 2'b10:Dataout={Datain[24:5],12'b0}; 2'b11:Dataout={{4{Datain[9]}},{Datain[9:0]},{Datain[25:10]},2'b0}; endcase end

这是一个 Verilog HDL 的模块定义，描述了一个名为 "Ext" 的模块，这个模块有三个端口：Datain、Extop 和 Dataout。其中，Datain 和 Extop 是输入端口，Dataout 是输出端口。模块的功能是根据 Extop 的值对 Datain 进行扩展，并将结果输出到 Dataout。

模块内部使用了 always 块和 case 语句来实现对 Extop 的分类处理。当 Extop 的值为 2'b00 时，使用了 Verilog 中的 replication 运算符 {{}} 对 Datain 进行了扩展，生成了一个 32 位的输出；当 Extop 的值为 2'b01 时，使用了 replication 运算符和位操作符对 Datain 进行了扩展，生成了一个 32 位的输出；当 Extop 的值为 2'b10 时，使用了位操作符对 Datain 进行了扩展，生成了一个 32 位的输出；当 Extop 的值为 2'b11 时，使用了 replication 运算符和位操作符对 Datain 进行了扩展，生成了一个 32 位的输出。

最终，根据不同的 Extop 值，模块会生成不同的输出，输出到 Dataout 端口上。