写一个分频器 输入时钟为50MHZ ，输出时钟125KHZ和1pps

好的，我可以为您提供一个简单的分频器的Verilog代码，用于将输入时钟50MHz分频为输出时钟125KHz和1pps。代码如下：

module clk_divider (
  input clk_in,
  output reg clk_out_125kHz,
  output reg clk_out_1pps
);

reg [26:0] counter_125kHz = 0; // 27-bit counter for dividing 50MHz into 125KHz
reg [26:0] counter_1pps = 0; // 27-bit counter for dividing 50MHz into 1pps

always @(posedge clk_in) begin
  if (counter_125kHz == 26'd623) begin // 50MHz / 125KHz = 400, so 624-1=623
    counter_125kHz <= 0;
    clk_out_125kHz <= ~clk_out_125kHz; // Toggle the 125KHz output clock every 624th cycle
  end else begin
    counter_125kHz <= counter_125kHz + 1;
  end
  
  if (counter_1pps == 26'd49999999) begin // 50MHz / 50M = 1, so 50M / 1pps = 50M
    counter_1pps <= 0;
    clk_out_1pps <= ~clk_out_1pps; // Toggle the 1pps output clock every 50Mth cycle
  end else begin
    counter_1pps <= counter_1pps + 1;
  end
end

endmodule

该模块有一个输入时钟 clk_in，带有一个50MHz的时钟信号。输出时钟 clk_out_125kHz 被分频为125KHz，clk_out_1pps 被分频为1pps。在模块内部，使用两个27位计数器来计算时钟信号的周期数，以便将输入时钟分频为输出时钟。当计数器计数到 623 时，输出时钟 clk_out_125kHz 反转一次，从而产生 125KHz 的时钟信号。当计数器计数到 49,999,999 时，输出时钟 clk_out_1pps 反转一次，从而产生 1pps 的时钟信号。

请将该代码添加到您的 Verilog 项目中，并在您的设计中实例化该模块以生成输出时钟。