wrapper中generate的信号怎么引用路径
时间: 2024-03-23 07:36:17 浏览: 53
在wrapper中,generate的信号可以通过使用绝对路径或相对路径来引用路径。
使用绝对路径时,需要从顶层模块开始,逐级引用路径,例如:
```verilog
module top_module;
// ...
assign out_signal = sub_module.sub_sub_module.sub_sub_signal;
// ...
endmodule
```
使用相对路径时,可以使用`.`或`..`来引用当前模块或父模块,例如:
```verilog
module sub_module;
// ...
assign out_signal = sub_sub_module.sub_sub_signal;
// ...
endmodule
```
```verilog
module top_module;
// ...
assign out_signal = sub_module.sub_sub_module.sub_sub_signal;
// ...
endmodule
```
需要注意的是,在使用相对路径时,如果模块名称相同,则不能使用相对路径来引用该模块中的信号。
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