VHDL8位二进制计数器

以下是一个基于 VHDL 的 8 位二进制计数器的代码示例：

entity binary_counter is
    port(
        clk: in std_logic;
        rst: in std_logic;
        count: out std_logic_vector(7 downto 0)
    );
end entity binary_counter;

architecture Behavioral of binary_counter is
begin
    process(clk, rst)
    begin
        if rst = '1' then
            count <= (others => '0');
        elsif rising_edge(clk) then
            count <= count + 1;
        end if;
    end process;
end architecture Behavioral;

这个计数器模块接收时钟信号 `clk` 和复位信号 `rst`，并在每个时钟上升沿时递增计数器值 `count`。当 `rst` 信号为高电平时，计数器被重置为零。注意，这个计数器使用了 VHDL 中的 `std_logic_vector` 数据类型来存储计数器值，并使用了 `process` 块来描述状态转换逻辑。在 Quartus 中，你可以将这个代码作为一个新的 VHDL 模块导入并进行编译、合成和仿真。