使用verilog编写mii协议的发送端，包含4位的mac_mii_rxd，mac_mii_rxdv，mac_mii_rxclk，mac_mii_rxer

下面是一个简单的MII协议发送器的Verilog代码，包含4位的mac_mii_rxd，mac_mii_rxdv，mac_mii_rxclk，mac_mii_rxer。

module MII_TX (
    input wire [3:0] mac_mii_rxd,  // 输入数据
    input wire mac_mii_rxdv,       // 输入数据有效
    input wire mac_mii_rxclk,      // 输入时钟
    input wire mac_mii_rxer,       // 输入错误信号
    output reg MII_TX_EN,          // MII TX 使能信号
    output reg [3:0] MII_TXD,      // MII TX 数据输出
    output reg MII_TX_ER           // MII TX 错误信号输出
);

reg [3:0] tx_data;     // 发送数据寄存器
reg [1:0] tx_state;    // 发送状态寄存器
reg tx_en;             // 发送使能信号

assign MII_TX_EN = tx_en;
assign MII_TXD = tx_data;
assign MII_TX_ER = mac_mii_rxer;

// 状态定义
parameter IDLE = 2'b00;
parameter PREAMBLE = 2'b01;
parameter START = 2'b10;
parameter DATA = 2'b11;

// 发送时钟计数器
reg [3:0] clk_counter;

// 状态处理
always @(posedge mac_mii_rxclk) begin
    case (tx_state)
        IDLE: begin
            tx_data <= 4'b0000;
            if (mac_mii_rxdv && !mac_mii_rxer) begin
                tx_en <= 1;
                tx_state <= PREAMBLE;
                clk_counter <= 4'h0;
            end else begin
                tx_en <= 0;
            end
        end
        PREAMBLE: begin
            if (clk_counter == 4'hF) begin
                tx_data <= 4'b0001;
                tx_state <= START;
                clk_counter <= 4'h0;
            end else begin
                tx_data <= 4'b0000;
                clk_counter <= clk_counter + 1;
            end
        end
        START: begin
            tx_data <= mac_mii_rxd;
            tx_state <= DATA;
        end
        DATA: begin
            if (clk_counter == 4'hF) begin
                if (mac_mii_rxdv && !mac_mii_rxer) begin
                    tx_data <= mac_mii_rxd;
                    clk_counter <= 4'h0;
                end else begin
                    tx_data <= 4'b0000;
                    tx_en <= 0;
                    tx_state <= IDLE;
                end
            end else begin
                tx_data <= mac_mii_rxd;
                clk_counter <= clk_counter + 1;
            end
        end
    endcase
end

endmodule

在这个模块中，输入的数据和控制信号是mac_mii_rxd，mac_mii_rxdv，mac_mii_rxclk和mac_mii_rxer。输出的信号是MII_TX_EN，MII_TXD和MII_TX_ER。模块包含一个状态机，用于管理发送过程。在状态机中，发送数据被存储在tx_data寄存器中。发送状态被存储在tx_state寄存器中。tx_en信号用于控制MII TX使能。MII_TX_EN输出会被连接到PHY的TX_EN信号输入。tx_data被连接到PHY的TXD[3:0]信号输入。MII_TX_ER输出被连接到PHY的TX_ER信号输入。这个模块从IDLE状态开始。在IDLE状态下，它等待mac_mii_rxdv和!mac_mii_rxer信号的出现。一旦接收到这些信号，它将进入PREAMBLE状态，在这个状态下，它将发送4个字节的前导码。一旦发送完前导码，它将进入START状态，在这个状态下，它将发送要发送的数据。一旦发送完数据，它将进入DATA状态，在这个状态下，它将等待mac_mii_rxdv和!mac_mii_rxer信号的出现，并继续发送数据。如果mac_mii_rxdv和!mac_mii_rxer信号消失，它将返回到IDLE状态，等待下一次发送请求。