vhdl实现串入并出电路

以下是一个基本的 VHDL 代码实现，将 8 位串行数据输入转换为并行数据输出。

entity serial_to_parallel is
    port(
        clk: in std_logic;
        ser_in: in std_logic;
        parallel_out: out std_logic_vector(7 downto 0)
    );
end entity;

architecture behavioral of serial_to_parallel is
    signal shift_reg: std_logic_vector(7 downto 0);
begin
    process(clk)
    begin
        if rising_edge(clk) then
            shift_reg <= shift_reg(6 downto 0) & ser_in;
            parallel_out <= shift_reg;
        end if;
    end process;
end architecture;

在这个代码中，我们声明了一个实体 `serial_to_parallel`，它有三个端口：时钟信号 `clk`（输入），串行数据输入信号 `ser_in`（输入），并行数据输出信号 `parallel_out`（输出）。

在架构 `behavioral` 中，我们声明了一个 8 位的移位寄存器 `shift_reg`，它的最高位是 `shift_reg(7)`，最低位是 `shift_reg(0)`。在时钟信号的上升沿触发的进程中，我们将输入信号 `ser_in` 和寄存器的低 7 位连接起来，将它们放入寄存器中。然后，我们将寄存器的值赋给并行输出信号 `parallel_out`。

这个代码实现了一个基本的串入并出电路，可以将 8 位串行数据转换为并行数据。你可以根据自己的需要修改代码，来适应不同的应用场景。