verilog中always和generate的区别是什么，并用代码举例

always是Verilog中的一种结构，用来描述一个永久的状态机，其中的语句会一直保持执行，而generate是一种可以生成多个实例的结构。下面是一个使用always和generate的例子：

module example (a,b,c);
input a,b;
output c;
reg [7:0] c;
always @ (a,b) begin
c = a + b;
end
generate
for (genvar i = 0; i < 8; i=i+1) begin
assign c[i] = a[i] + b[i];
end
endgenerate
endmodule