利用verilog实现抢答器

抢答器是一种电子设备，可以用于知识竞赛等活动中，让参赛者通过按下按钮来抢答，抢答成功的参赛者可以获得抢答权。下面是一个简单的抢答器的Verilog实现：

module buzzer(input clk, input rst, input [3:0] btn, output reg [3:0] led);

  reg [3:0] winner;
  reg enable;
  
  always @(posedge clk) begin
    
    if (rst) begin
      winner <= 4'b0000;
      enable <= 1'b0;
    end
    else begin
      if (btn != 4'b0000 && !enable) begin
        winner <= btn;
        enable <= 1'b1;
      end
      else if (btn == winner && enable) begin
        led <= winner;
        enable <= 1'b0;
      end
    end
    
  end
  
endmodule

该代码定义了一个模块 buzzer，并包含了输入信号 clk、rst、btn 和输出信号 led。其中 btn 是一个 4 位的输入，用于表示按下的按钮编号，led 为一个 4 位的输出，用于控制 LED 灯的亮灭。rst 为一个异步复位信号，当 rst 为 1 时，抢答器将重置为初始状态。

在 always 块中，使用了一个状态机的结构实现了抢答器的逻辑。当 rst 为 1 时，赢家 winner 和 enable 状态都被重置为 0。当 btn 不为 0 且 enable 为 0 时，表示有人抢答成功，将 winner 赋值为抢答者的编号，enable 置为 1。当 btn 等于 winner 且 enable 为 1 时，表示抢答成功，将 led 赋值为 winner，enable 置为 0，等待下一次抢答。