实现一个按键控制的计数器，计数值在6位7段数码管上以十进制形式显示，按键1、2、3按一次可让结果分别加1，10，100，按复位键可使结果清零。

这是一个很好的问题，属于技术领域。实现这个按键控制的计数器，需要使用微处理器或者单片机。通过编程实现按键扫描和计数器的逻辑处理，同时控制7段数码管的显示。具体的实现细节可能因为硬件平台的不同而存在差异，但是总的实现思路是类似的。

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基于Verilog HDL实现一个由三个按键控制的计数器，三个按键分别控制加1，加10，加100，计数值在6位7段数码管上以十进制形式显示，按复位键清零，第一位有效数字左侧的0不显示，例如1000不能显示为001000

以下是基于Verilog HDL实现的代码：

module counter(
    input clk, // 时钟信号
    input rst, // 复位信号
    input key1, // 加1按键
    input key2, // 加10按键
    input key3, // 加100按键
    output reg [5:0] digit1, // 个位
    output reg [5:0] digit2, // 十位
    output reg [5:0] digit3, // 百位
    output reg [5:0] digit4, // 千位
    output reg [5:0] digit5, // 万位
    output reg [5:0] digit6 // 十万位
);

reg [19:0] cnt; // 计数器
reg [2:0] state; // 状态机状态

always @(posedge clk) begin
    if (rst) begin // 复位
        cnt <= 0;
        state <= 3'b000;
    end else begin
        case (state)
            3'b000: // 初始状态
                begin
                    digit1 <= 6'b111111;
                    digit2 <= 6'b111111;
                    digit3 <= 6'b111111;
                    digit4 <= 6'b111111;
                    digit5 <= 6'b111111;
                    digit6 <= 6'b000001;
                    state <= 3'b001; // 转到状态1
                end
            3'b001: // 等待按键状态
                begin
                    if (key1) begin // 按下加1按键
                        cnt <= cnt + 1;
                        state <= 3'b010; // 转到状态2
                    end else if (key2) begin // 按下加10按键
                        cnt <= cnt + 10;
                        state <= 3'b010; // 转到状态2
                    end else if (key3) begin // 按下加100按键
                        cnt <= cnt + 100;
                        state <= 3'b010; // 转到状态2
                    end else begin // 没有按键按下
                        state <= 3'b001; // 继续等待按键
                    end
                end
            3'b010: // 显示计数值状态
                begin
                    digit1 <= (cnt % 10 == 0 && cnt < 100000) ? 6'b111111 : 6'b000001;
                    digit2 <= (cnt % 100 == 0 && cnt < 100000) ? 6'b111111 : ((cnt / 10) % 10 == 0 && cnt < 10000) ? 6'b111111 : ((cnt / 10) % 10 > 0 || cnt >= 1000) ? 6'b000001 : 6'b111111;
                    digit3 <= (cnt % 1000 == 0 && cnt < 100000) ? 6'b111111 : ((cnt / 100) % 10 == 0 && cnt < 10000) ? 6'b111111 : ((cnt / 100) % 10 > 0 || cnt >= 100) ? 6'b000001 : 6'b111111;
                    digit4 <= (cnt % 10000 == 0 && cnt < 100000) ? 6'b111111 : ((cnt / 1000) % 10 == 0 && cnt < 10000) ? 6'b111111 : ((cnt / 1000) % 10 > 0 || cnt >= 10) ? 6'b000001 : 6'b111111;
                    digit5 <= (cnt % 100000 == 0 && cnt < 100000) ? 6'b111111 : ((cnt / 10000) % 10 == 0 && cnt < 10000) ? 6'b111111 : ((cnt / 10000) % 10 > 0) ? 6'b000001 : 6'b111111;
                    digit6 <= (cnt >= 100000) ? 6'b000001 : 6'b111111;
                    state <= 3'b001; // 转到状态1
                end
        endcase
    end
end

endmodule

说明：

- `cnt` 是一个 20 位的计数器，记录当前的计数值。
- `state` 是一个 3 位的状态机状态，用于控制计数器的行为。
- 当复位信号 `rst` 为 1 时，清零计数器和状态机状态。
- 当状态机处于初始状态 000 时，初始化数码管的显示，然后转到等待按键状态 001。
- 当状态机处于等待按键状态 001 时，检测按键的状态，如果有按键按下则转到显示计数值状态 010。
- 当状态机处于显示计数值状态 010 时，根据计数器的值更新数码管的显示，然后转到等待按键状态 001。
- 在显示计数值状态中，根据计数器的值判断每一位需要显示的数字。如果该位的数字为 0，且在该位左侧还有更高位不为 0，则该位不显示；否则该位显示 0。如果该位的数字不为 0，则该位显示该数字。

需要注意的是，这个计数器的实现并没有消除按键的抖动问题，为了更好的用户体验，还需要加入按键去抖电路。同时，为了保证数码管的显示稳定，还需要加入数码管扫描的时序控制。

基于Verilog HDL实现一个由三个按键控制的计数器，三个按键分别控制加1，加10，加100，计数值在6个7段数码管上以十进制形式显示并使用数码管扫描的时序控制，按复位键清零，第一位有效数字左侧的0不显示，例如1000不能显示为001000

这是一个比较典型的数字电路设计问题，需要结合硬件描述语言Verilog HDL进行实现。以下是一个简单的Verilog HDL实现：

module counter(
  input clk,      // 时钟信号
  input rst,      // 复位信号
  input add1,     // 加1信号
  input add10,    // 加10信号
  input add100,   // 加100信号
  output reg [5:0] digit[7:1]   // 数码管输出
);

reg [23:0] count;  // 计数器变量

always @(posedge clk) begin
  if (rst) begin
    count <= 0;
    digit <= 6'b000000;  // 数码管显示清零
  end else begin
    if (add1) begin
      count <= count + 1;
    end
    if (add10) begin
      count <= count + 10;
    end
    if (add100) begin
      count <= count + 100;
    end
    
    // 更新数码管显示
    digit[7] <= (count >= 1000000) ? count[23] : 0;  // 第7个数码管
    digit[6] <= (count >= 100000) ? count[22] : 0;   // 第6个数码管
    digit[5] <= (count >= 10000) ? count[21] : 0;    // 第5个数码管
    digit[4] <= (count >= 1000) ? count[20] : 0;     // 第4个数码管
    digit[3] <= (count >= 100) ? count[19] : 0;      // 第3个数码管
    digit[2] <= (count >= 10) ? count[18] : 0;       // 第2个数码管
    digit[1] <= count[17:12];                        // 第1个数码管，舍去左侧的0
  end
end

endmodule

上述代码中，计数器变量`count`是一个24位的寄存器，用于保存计数值。在每个时钟上升沿时，根据加1、加10、加100信号进行计数器的累加；同时根据计数值更新数码管的显示内容。其中，数码管的显示内容需要经过一些处理，以舍去左侧的0并保证只显示6个有效数字。

需要注意的是，以上代码仅为例示，实际应用中可能需要对时序控制进行更加详细的描述，具体实现可能还需要进行调试和优化。