使用HDL模拟洗衣机的“浸泡→洗衣→脱水”3个环节

首先，需要设计洗衣机的状态机，可以用Verilog HDL描述如下：

module washing_machine (
  input clk,          // 时钟信号
  input rst,          // 复位信号
  input start,        // 开始按钮信号
  input soak_time,    // 浸泡时间计数器
  input wash_time,    // 洗衣时间计数器
  input spin_time,    // 脱水时间计数器
  output reg soak,    // 浸泡状态
  output reg wash,    // 洗衣状态
  output reg spin     // 脱水状态
);

// 状态定义
parameter IDLE = 2'd0;      // 空闲状态
parameter SOAK = 2'd1;      // 浸泡状态
parameter WASH = 2'd2;      // 洗衣状态
parameter SPIN = 2'd3;      // 脱水状态

// 状态转移条件
parameter SOAK_TIME = 4;    // 浸泡时间
parameter WASH_TIME = 8;    // 洗衣时间
parameter SPIN_TIME = 6;    // 脱水时间

// 状态机状态寄存器
reg [1:0] state_reg, state_next;

// 计数器寄存器
reg [3:0] soak_time_reg, wash_time_reg, spin_time_reg;

// 状态机初始化
initial begin
  state_reg <= IDLE;
  soak_time_reg <= 0;
  wash_time_reg <= 0;
  spin_time_reg <= 0;
end

// 状态转移逻辑
always @(posedge clk) begin
  if (rst) begin
    state_reg <= IDLE;
    soak_time_reg <= 0;
    wash_time_reg <= 0;
    spin_time_reg <= 0;
  end else begin
    state_reg <= state_next;
    soak_time_reg <= soak_time_reg + 1;
    wash_time_reg <= wash_time_reg + 1;
    spin_time_reg <= spin_time_reg + 1;
  end
end

// 状态逻辑
always @(*) begin
  case(state_reg)
    IDLE: begin
      soak <= 0;
      wash <= 0;
      spin <= 0;
      if (start) begin
        state_next = SOAK;
        soak_time_reg = 0;
        wash_time_reg = 0;
        spin_time_reg = 0;
      end
    end
    SOAK: begin
      soak <= 1;
      wash <= 0;
      spin <= 0;
      if (soak_time_reg >= SOAK_TIME) begin
        state_next = WASH;
        soak_time_reg = 0;
      end
    end
    WASH: begin
      soak <= 0;
      wash <= 1;
      spin <= 0;
      if (wash_time_reg >= WASH_TIME) begin
        state_next = SPIN;
        wash_time_reg = 0;
      end
    end
    SPIN: begin
      soak <= 0;
      wash <= 0;
      spin <= 1;
      if (spin_time_reg >= SPIN_TIME) begin
        state_next = IDLE;
        spin_time_reg = 0;
      end
    end
    default: begin
      soak <= 0;
      wash <= 0;
      spin <= 0;
      state_next = IDLE;
    end
  endcase
end

endmodule

接下来，需要将状态机连接到计时器和其他输入输出模块，实现完整的洗衣机模拟。具体的实现方式可以根据具体的需求进行设计。