在VerilogHDL中编写一个同步复位同步置数代码

以下是一个简单的同步复位同步置数代码的 Verilog HDL 实现：

module sync_reset_sync_set (
    input clk,          // 时钟信号
    input rst,          // 复位信号
    input set,          // 置数信号
    output reg q        // 输出信号
);

always @(posedge clk) begin
    if (rst) begin       // 如果复位信号为高电平，则输出信号为0
        q <= 1'b0;
    end else if (set) begin  // 如果置数信号为高电平，则输出信号为1
        q <= 1'b1;
    end
end

endmodule

该模块有一个时钟信号、一个同步复位信号、一个同步置数信号和一个输出信号。在时钟上升沿时，如果复位信号为高电平，则输出信号为0；如果置数信号为高电平，则输出信号为1。