用verilog 写右移寄存器的阻塞赋值反向顺序。

以下是用Verilog写的阻塞赋值反向顺序的右移寄存器：

module right_shift_reg(input clk, input reset, input [7:0] data_in, output reg [7:0] data_out);

  always @(posedge clk, negedge reset) begin
    if (reset == 0) begin
      data_out <= 8'b0;
    end
    else begin
      data_out <= data_in;
      data_in <= {data_in[6:0], 1'b0};
    end
  end
  
endmodule

在上面的代码中，我们定义了一个 `right_shift_reg` 模块，它有一个时钟输入 `clk`，一个复位输入 `reset`，一个数据输入 `data_in`，以及一个数据输出 `data_out`。使用阻塞赋值的方式实现右移操作。

当 `reset` 为低电平时，我们将 `data_out` 置为零。当 `reset` 为上升沿时，我们将 `data_out` 赋值为 `data_in`，然后将 `data_in` 右移一位，并将最高位赋值为零。

以上就是用Verilog写的阻塞赋值反向顺序的右移寄存器的代码。