verilog中的for循环

verilog中的for循环语法如下：

for (initialization; condition; increment)
begin
// statements;
end

其中，initialization是循环变量的初始值；condition是循环条件，当条件为真时循环执行；increment是循环变量每次循环后的增量。

例如：

module for_example();
reg [7:0] i;
always@(*)
begin
for(i=0;i<8;i=i+1)
begin
$display("i=%d",i);
end
end
endmodule

上述代码中，定义了一个8位的寄存器i，使用for循环打印i的值从0到7。