module exp_602(decodeout,indec); output[6:0] decodeout; input[3:0] indec; //输入控制信号—10种状态需要4位 reg[6:0] decodeout; /*从6-0位分别代表数码管的a-g（该顺序 由硬件管脚定义决定）*/ always @(indec) begin case(indec) //用case语句进行译码 4'd0:decodeout=7'b1111110; 4'd1:decodeout=7'b0110000; 4'd2:decodeout=7'b1101101; 4'd3:decodeout=7'b1111001; 4'd4:decodeout=7'b0110011; 4'd5:decodeout=7'b1011011; 4'd6:decodeout=7'b1011111; 4'd7:decodeout=7'b1110000; 4'd8:decodeout=7'b1111111; 4'd9:decodeout=7'b1111011; default: decodeout=7'bx; endcase end endmodule 写出这段代码的完整测试文件

以下是该代码的完整测试文件：

module exp_602_tb;
  reg [3:0] indec;
  wire [6:0] decodeout;
  
  exp_602 DUT(decodeout, indec);
  
  initial begin
    $dumpfile("exp_602_tb.vcd");
    $dumpvars(0, exp_602_tb);
    #0 indec = 4'd0;
    #10 indec = 4'd1;
    #10 indec = 4'd2;
    #10 indec = 4'd3;
    #10 indec = 4'd4;
    #10 indec = 4'd5;
    #10 indec = 4'd6;
    #10 indec = 4'd7;
    #10 indec = 4'd8;
    #10 indec = 4'd9;
    #10 indec = 4'd10;
    #10 $finish;
  end
  
endmodule

该测试文件中，首先定义了一个 4 位输入信号 `indec` 和一个 7 位输出信号 `decodeout`，然后实例化了需要测试的模块 `exp_602`。接下来在 initial 块中，按照顺序依次将 `indec` 的值赋为 0 到 9，以及一个超过 9 的数值 10，最后调用 `$finish` 结束仿真。在仿真过程中，会生成一个波形文件 `exp_602_tb.vcd`，可以使用仿真工具查看波形以判断模块的功能是否正确。