八位与门Verilog代码

以下是一种八位与门的 Verilog 代码实现：

module and_gate_8bit (input [7:0] A, output reg Y);
  always @* begin
    Y = A[0] & A[1] & A[2] & A[3] & A[4] & A[5] & A[6] & A[7];
  end
endmodule

这个模块接收一个八位输入 A 和一个单一的输出 Y，使用 always 块实现八个输入之间的与运算，并将结果存储在 Y 中。在这个模块中，Y 被定义为寄存器类型，因为它的值只会在 always 块中赋值。