给我一个verilog语言写的生成pwm波及其仿真

好的，这是一个简单的Verilog代码，可以生成PWM波，并且包含仿真：

module pwm_generator (
    input clk,
    input rst_n,
    input [7:0] duty_cycle,
    output reg pwm
);

reg [7:0] counter;

assign pwm = (counter < duty_cycle) ? 1'b1 : 1'b0;

always @ (posedge clk or negedge rst_n) begin
    if (~rst_n) begin
        counter <= 8'd0;
    end else begin
        if (counter == 8'd255) begin
            counter <= 8'd0;
        end else begin
            counter <= counter + 8'd1;
        end
    end
end

endmodule

这个模块有一个时钟输入（`clk`），一个复位输入（`rst_n`），以及一个占空比输入（`duty_cycle`）和一个PWM输出（`pwm`）。

在时钟上升沿时，计数器（`counter`）会增加。当计数器小于占空比时，PWM输出为高电平，否则为低电平。当计数器达到255时，它会重置为0。

下面是一个简单的仿真代码：

module pwm_generator_tb;

reg clk;
reg rst_n;
reg [7:0] duty_cycle;
wire pwm;

pwm_generator dut (
    .clk(clk),
    .rst_n(rst_n),
    .duty_cycle(duty_cycle),
    .pwm(pwm)
);

initial begin
    clk = 1'b0;
    forever #5 clk = ~clk;
end

initial begin
    rst_n = 1'b0;
    #10 rst_n = 1'b1;
end

initial begin
    duty_cycle = 8'd128;
    #100;
    duty_cycle = 8'd32;
    #100;
    duty_cycle = 8'd192;
    #100;
    $finish;
end

endmodule

这个测试台模块包括一个时钟（`clk`），一个复位（`rst_n`），一个占空比输入（`duty_cycle`）和一个PWM输出（`pwm`）。它使用Verilog中的`forever`循环来生成时钟，并在10个时钟周期后将复位信号设置为高电平。在仿真期间，它将占空比输入值不断更改，以测试PWM输出的变化。