verilog三位数码管

以下是一个简单的Verilog代码，用于控制三位数码管的显示：

module digit_display(
    input clk, // 时钟信号
    input [7:0] data, // 8位数据输入
    output reg [2:0] seg_select, // 数码管位选信号
    output reg [6:0] seg_data // 数码管段选信号
);

reg [7:0] digit_map [0:9]; // 数字映射表

// 数字映射表
initial begin
    digit_map[0] = 8'b00111111;
    digit_map[1] = 8'b00000110;
    digit_map[2] = 8'b01011011;
    digit_map[3] = 8'b01001111;
    digit_map[4] = 8'b01100110;
    digit_map[5] = 8'b01101101;
    digit_map[6] = 8'b01111101;
    digit_map[7] = 8'b00000111;
    digit_map[8] = 8'b01111111;
    digit_map[9] = 8'b01101111;
end

reg [7:0] digit [0:2]; // 三个数码管的当前显示数字

always @ (posedge clk) begin
    // 数码管位选信号递增
    if (seg_select == 3'b000) begin
        seg_select <= 3'b001;
    end else if (seg_select == 3'b001) begin
        seg_select <= 3'b010;
    end else if (seg_select == 3'b010) begin
        seg_select <= 3'b000;
    end
    
    // 根据位选信号选择当前需要显示的数码管
    case (seg_select)
        3'b000: digit[0] <= digit_map[data / 100];
        3'b001: digit[1] <= digit_map[(data / 10) % 10];
        3'b010: digit[2] <= digit_map[data % 10];
    endcase
end

// 数码管段选信号的输出
always @ (seg_select) begin
    case (seg_select)
        3'b000: seg_data <= ~digit[0];
        3'b001: seg_data <= ~digit[1];
        3'b010: seg_data <= ~digit[2];
    endcase
end

endmodule

这个模块包括一个8位数据输入，用于控制数码管显示的数字。代码中使用了一个数字映射表，将数字映射到对应的数码管段选信号。数码管段选信号的输出取反，因为常用的数码管是共阴极的，即当段选信号为低电平时，对应的数码管段才会亮。模块还包括一个时钟信号和数码管位选信号的输出，用于控制数码管的刷新。