用Verilog设计一个带低有效控制端的一位全加器，利用if语句实现低有效控制

以下是带低有效控制端的一位全加器的Verilog代码实现：

module fulladder(input a, input b, input cin, input en, output reg sum, output reg cout);

always @(a or b or cin or en) begin
    if (en == 1'b0) begin
        sum <= 1'b0;
        cout <= 1'b0;
    end
    else begin
        sum <= a ^ b ^ cin;
        cout <= (a & b) | (a & cin) | (b & cin);
    end
end

endmodule

在该代码中，`en` 为低有效控制端，当 `en` 为 0 时，输出 `sum` 和 `cout` 均为 0。当 `en` 为 1 时，根据传统的全加器逻辑实现 `sum` 和 `cout` 的计算。其中，`^` 代表异或运算，`&` 代表与运算，`|` 代表或运算。