使用verilog,生成一个流水灯的代码

以下是一个简单的流水灯代码，使用 Verilog HDL 实现：

module shift_register (
input clk, // 时钟信号
input reset, // 复位信号
output [7:0] led // 输出灯信号
);

reg [7:0] shift_reg; // 寄存器存储灯的状态

always @(posedge clk or posedge reset) begin
if (reset) begin
shift_reg <= 8'b00000001; // 复位后第一个灯亮
end else begin
shift_reg <= {shift_reg[6:0], shift_reg[7]}; // 向左移动一位
end
end

assign led = shift_reg; // 输出寄存器的值到灯

endmodule

该代码使用了一个 8 位的寄存器来存储灯的状态。每当时钟上升沿来临时，寄存器的值向左移动一位，最右边的灯状态被丢弃，最左边的灯状态被设为 0。当复位信号变为高电平时，寄存器的值被设为 00000001，即第一个灯亮起。最后，将寄存器的值直接输出到 8 个灯。