Verilog中16个数取8个最小值，不使用for循环和内置函数

可以使用一种基于选择排序（Selection Sort）的算法来实现。该算法的基本思想是，每次选择未排序部分中最小的元素并将其放到已排序部分的末尾，直到所有元素都被排序。

以下是一个例子，使用选择排序算法来实现取16个数中的8个最小值：

reg [7:0] my_array [0:15];
reg [7:0] min_array [0:7];
reg [7:0] tmp;
integer i, j, min_idx;

always @* begin
    for (i = 0; i < 8; i = i + 1) begin
        min_idx = i;
        for (j = i+1; j < 16; j = j + 1) begin
            if (my_array[j] < my_array[min_idx]) begin
                min_idx = j;
            end
        end
        tmp = my_array[i];
        my_array[i] = my_array[min_idx];
        my_array[min_idx] = tmp;
        min_array[i] = my_array[i];
    end
end

在这个例子中，我们使用两个循环来实现选择排序算法。外部循环控制已排序部分的长度，内部循环用于查找未排序部分中的最小元素。在每个外部循环迭代中，我们交换已排序部分的末尾元素和未排序部分中的最小元素，并将已排序部分的末尾元素添加到结果数组中。

这种方法虽然没有使用for循环，但使用了两个循环，所以效率可能会比使用$min函数的方法稍低。但它的优点是代码简单易懂，且可以扩展到更大的数据集。