用systemverilog实现sram

下面是一个简单的SystemVerilog示例代码，用于实现一个单端口RAM：

module single_port_ram #
(
    parameter DATA_WIDTH = 8,       // 数据位宽
    parameter ADDR_WIDTH = 10       // 地址位宽
)
(
    input logic clk,                // 时钟信号
    input logic we,                 // 写使能信号
    input logic [ADDR_WIDTH-1:0] addr, // 地址信号
    input logic [DATA_WIDTH-1:0] din,  // 写数据信号
    output logic [DATA_WIDTH-1:0] dout // 读数据信号
);

    logic [DATA_WIDTH-1:0] mem [1<<ADDR_WIDTH]; // 存储器

    always_ff @(posedge clk) begin
        if (we) begin
            mem[addr] <= din;   // 写数据
        end
    end

    assign dout = mem[addr];     // 读数据

endmodule

这是一个简单的单端口RAM模块，使用了always_ff（同步时序）块来实现写入数据，并使用assign语句实现读取数据。模块具有DATA_WIDTH和ADDR_WIDTH两个参数，分别指定数据位宽和地址位宽。在实际使用时，可以根据需要修改这些参数。

需要注意的是，这个示例只是一个简单的实现，没有考虑一些实际应用中可能需要解决的问题，例如时序约束、时序优化、读写冲突等等。在实际应用中，需要根据具体情况进行修改和优化。