写一个串口收发的verilog程序，要求是包括顶层模块，发送模块和接收模块

好的，下面是串口收发的Verilog程序，包括顶层模块、发送模块和接收模块。其中，顶层模块将发送和接收模块连接起来，实现串口通信。

发送模块：

module uart_tx(
    input clk, //时钟信号
    input rst, //复位信号
    input [7:0] tx_data, //待发送的数据
    input start_tx, //发送开始信号
    output reg tx_busy, //发送忙信号
    output reg tx_done, //发送完成信号
    output reg tx_out //串口输出信号
);

parameter CLK_FREQUENCY = 50000000; //时钟频率
parameter BAUD_RATE = 9600; //波特率
parameter BIT_COUNT = 10; //数据位+起始位+停止位的总位数

reg [7:0] data_reg; //数据寄存器
reg [BIT_COUNT-1:0] bit_count; //当前发送的位数
reg [3:0] baud_count; //波特率计数器

assign tx_out = tx_busy ? 1'b0 : 1'b1; //当发送忙时，输出低电平

always @(posedge clk or posedge rst) begin
    if (rst) begin
        data_reg <= 8'b0;
        bit_count <= 0;
        baud_count <= 0;
        tx_busy <= 1'b0;
        tx_done <= 1'b0;
    end else begin
        if (start_tx && !tx_busy) begin //发送开始
            data_reg <= tx_data; //将待发送数据存入数据寄存器
            bit_count <= 0; //位数清零
            baud_count <= 0; //波特率计数器清零
            tx_busy <= 1'b1; //发送忙信号
        end else if (tx_busy) begin //发送中
            if (baud_count == CLK_FREQUENCY / BAUD_RATE) begin //波特率计数器计满
                baud_count <= 0;
                if (bit_count == BIT_COUNT-1) begin //发送完成
                    tx_busy <= 1'b0; //发送忙信号
                    tx_done <= 1'b1; //发送完成信号
                end else begin
                    bit_count <= bit_count + 1; //进入下一位
                end
            end else begin //波特率计数器计数
                baud_count <= baud_count + 1;
            end
        end
    end
end

assign tx_out = tx_busy ? 1'b0 : 1'b1; //当发送忙时，输出低电平

assign tx_out = bit_count == BIT_COUNT-1 ? 1'b0 : data_reg[bit_count]; //根据当前位数输出数据

endmodule

接收模块：

module uart_rx(
    input clk, //时钟信号
    input rst, //复位信号
    input rx_in, //串口输入信号
    output reg [7:0] rx_data, //接收到的数据
    output reg rx_done, //接收完成信号
    output reg rx_err //接收错误信号
);

parameter CLK_FREQUENCY = 50000000; //时钟频率
parameter BAUD_RATE = 9600; //波特率
parameter BIT_COUNT = 10; //数据位+起始位+停止位的总位数

reg [7:0] data_reg; //数据寄存器
reg [BIT_COUNT-1:0] bit_count; //当前接收的位数
reg [3:0] baud_count; //波特率计数器

assign rx_done = (bit_count == BIT_COUNT-1) && (rx_in == 1'b1); //接收完成条件

always @(posedge clk or posedge rst) begin
    if (rst) begin
        data_reg <= 8'b0;
        bit_count <= 0;
        baud_count <= 0;
        rx_done <= 1'b0;
        rx_err <= 1'b0;
    end else begin
        if (rx_in == 1'b0 && bit_count == 0) begin //起始位检测
            bit_count <= 1; //进入第一位
            baud_count <= 0; //波特率计数器清零
        end else if (bit_count > 0) begin //接收中
            if (baud_count == CLK_FREQUENCY / BAUD_RATE) begin //波特率计数器计满
                baud_count <= 0;
                if (bit_count == BIT_COUNT-1) begin //接收完成
                    data_reg <= {data_reg[6:0], rx_in}; //将接收到的数据存入数据寄存器
                    bit_count <= 0; //位数清零
                    rx_err <= (rx_in == 1'b0); //检测停止位是否为高电平，如果是，为接收错误信号
                end else begin
                    data_reg <= {data_reg[6:0], rx_in}; //将接收到的数据存入数据寄存器
                    bit_count <= bit_count + 1; //进入下一位
                end
            end else begin //波特率计数器计数
                baud_count <= baud_count + 1;
            end
        end
    end
end

assign rx_data = data_reg; //输出接收到的数据

endmodule

顶层模块：

module uart_top(
    input clk, //时钟信号
    input rst, //复位信号
    input [7:0] tx_data, //待发送的数据
    input start_tx, //发送开始信号
    input rx_in, //串口输入信号
    output reg tx_busy, //发送忙信号
    output reg tx_done, //发送完成信号
    output reg tx_out, //串口输出信号
    output reg [7:0] rx_data, //接收到的数据
    output reg rx_done, //接收完成信号
    output reg rx_err //接收错误信号
);

uart_tx tx_inst(
    .clk(clk),
    .rst(rst),
    .tx_data(tx_data),
    .start_tx(start_tx),
    .tx_busy(tx_busy),
    .tx_done(tx_done),
    .tx_out(tx_out)
);

uart_rx rx_inst(
    .clk(clk),
    .rst(rst),
    .rx_in(rx_in),
    .rx_data(rx_data),
    .rx_done(rx_done),
    .rx_err(rx_err)
);

endmodule