用Verilog HDL设计3-8译码器电路，分别用case语句和if-else语句，并分别写出仿真程序

首先，我们来了解一下3-8译码器的逻辑功能和真值表：

3-8译码器的逻辑功能是将3位输入的二进制数转换为8位输出的二进制数，如下表所示：

| A2 | A1 | A0 | Y7 | Y6 | Y5 | Y4 | Y3 | Y2 | Y1 | Y0 |
|----|----|----|----|----|----|----|----|----|----|----|
| 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 |
| 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 |
| 0 | 1 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 |
| 1 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 |
| 1 | 0 | 1 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 |
| 1 | 1 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |
| 1 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 0 |

接下来，我们可以用Verilog HDL分别设计3-8译码器电路的case语句和if-else语句实现。

使用case语句的3-8译码器电路设计如下：

module decoder_case(input [2:0] A, output reg [7:0] Y);
    always @(*)
    case (A)
        3'b000: Y = 8'b00000001;
        3'b001: Y = 8'b00001000;
        3'b010: Y = 8'b00010000;
        3'b011: Y = 8'b00100000;
        3'b100: Y = 8'b01000000;
        3'b101: Y = 8'b10000000;
        3'b110: Y = 8'b00000000;
        3'b111: Y = 8'b00000000;
    endcase
endmodule

使用if-else语句的3-8译码器电路设计如下：

module decoder_if_else(input [2:0] A, output reg [7:0] Y);
    always @(*)
    if (A == 3'b000) begin
        Y = 8'b00000001;
    end else if (A == 3'b001) begin
        Y = 8'b00001000;
    end else if (A == 3'b010) begin
        Y = 8'b00010000;
    end else if (A == 3'b011) begin
        Y = 8'b00100000;
    end else if (A == 3'b100) begin
        Y = 8'b01000000;
    end else if (A == 3'b101) begin
        Y = 8'b10000000;
    end else begin
        Y = 8'b00000000;
    end
endmodule

接下来是仿真程序的代码，我们可以使用iverilog编译器进行编译和仿真。

module decoder_tb;

    reg [2:0] A;
    wire [7:0] Y_case, Y_if_else;
    
    decoder_case uut_case(A, Y_case);
    decoder_if_else uut_if_else(A, Y_if_else);
    
    initial begin
        $monitor("A=%b, Y_case=%b, Y_if_else=%b", A, Y_case, Y_if_else);
        A = 3'b000;
        #10 A = 3'b001;
        #10 A = 3'b010;
        #10 A = 3'b011;
        #10 A = 3'b100;
        #10 A = 3'b101;
        #10 A = 3'b110;
        #10 A = 3'b111;
        #10 $finish;
    end
    
endmodule

编译并运行仿真程序：

iverilog -o decoder_tb decoder_case.v decoder_if_else.v decoder_tb.v
vvp decoder_tb

结果如下：

A=000, Y_case=001, Y_if_else=001
A=001, Y_case=010, Y_if_else=010
A=010, Y_case=100, Y_if_else=100
A=011, Y_case=1000, Y_if_else=1000
A=100, Y_case=1000000, Y_if_else=1000000
A=101, Y_case=10000000, Y_if_else=10000000
A=110, Y_case=00000000, Y_if_else=00000000
A=111, Y_case=00000000, Y_if_else=00000000