小数分频1/3.125VHDL

以下是一个简单的 VHDL 代码段，可以将一个时钟信号分频为 1/3.125 的频率：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

entity divide_by_3p125 is
    Port ( clk_in : in  STD_LOGIC;
           clk_out : out  STD_LOGIC );
end divide_by_3p125;

architecture Behavioral of divide_by_3p125 is
    signal counter : unsigned(12 downto 0) := (others => '0');
    signal clk_div : std_logic := '0';
begin
    process(clk_in)
    begin
        if rising_edge(clk_in) then
            counter <= counter + 1;
            if counter = to_unsigned(624, 13) then -- 625 = 50000 / 80
                counter <= (others => '0');
                clk_div <= not clk_div;
            end if;
        end if;
    end process;

    clk_out <= clk_div;
end Behavioral;

该代码使用一个计数器来生成一个 80 MHz 的分频时钟信号。每 625 个时钟周期，该计数器将被清零，并且输出时钟信号将取反。因此，输出时钟信号的频率将为 80 MHz / 625 = 128 kHz，即 1/3.125 的频率。