使用verilog实现多个输入数据排队进fifo

下面是一个使用 Verilog 实现的多个输入数据排队进 FIFO 的示例代码：

module input_fifo
(
    input clk,            // 时钟信号
    input rst,            // 复位信号
    input [7:0] input_data // 输入数据信号
);

    parameter WIDTH = 8;     // 输入数据信号位宽
    parameter DEPTH = 16;    // FIFO 深度
    parameter ADDR_WIDTH = 4 // FIFO 地址位宽

    reg [WIDTH-1:0] fifo_mem [DEPTH-1:0]; // FIFO 存储器
    reg [ADDR_WIDTH-1:0] head_ptr;         // FIFO 头指针
    reg [ADDR_WIDTH-1:0] tail_ptr;         // FIFO 尾指针
    reg [ADDR_WIDTH-1:0] count;            // FIFO 中的数据个数

    always @(posedge clk or posedge rst) begin
        if (rst) begin
            head_ptr <= 0;
            tail_ptr <= 0;
            count <= 0;
        end else begin
            if (count < DEPTH) begin
                fifo_mem[tail_ptr] <= input_data;
                tail_ptr <= tail_ptr + 1;
                count <= count + 1;
            end
            if (tail_ptr == DEPTH) begin
                tail_ptr <= 0;
            end
        end
    end

endmodule

这个模块包含一个宽度为 8 的输入数据信号，一个时钟信号、一个复位信号。它使用一个深度为 16 的 FIFO 存储器来存储输入的数据。在每个时钟上升沿，如果 FIFO 中的数据个数小于深度，那么就将输入数据存储到 FIFO 的尾端，并将尾指针加 1，同时将 FIFO 中的数据个数加 1。如果尾指针到达了 FIFO 的末尾，则将其重置为 0。

可以将多个这样的模块串联在一起，构成一个多个输入数据排队进 FIFO 的系统。