串入并出的移位寄存器vhdl

以下是一个简单的串入并出的移位寄存器的 VHDL 代码：

entity shift_register is
    generic(
        WIDTH : integer := 8
    );
    port(
        clk  : in  std_logic;
        rst  : in  std_logic;
        din  : in  std_logic;
        load : in  std_logic;
        dout : out std_logic
    );
end entity shift_register;

architecture behavioral of shift_register is
    signal reg : std_logic_vector(WIDTH-1 downto 0);
begin
    process(clk, rst)
    begin
        if rst = '1' then  -- 异步复位
            reg <= (others => '0');
        elsif rising_edge(clk) then
            if load = '1' then  -- 并行加载
                reg <= std_logic_vector(to_unsigned(unsigned(din), WIDTH));
            else  -- 串行移位
                reg <= reg(WIDTH-2 downto 0) & din;
            end if;
        end if;
    end process;

    dout <= reg(WIDTH-1);  -- 输出最高位
end architecture behavioral;

在此代码中，我们定义了一个带有 `WIDTH` 泛型参数的实体。`clk` 表示时钟信号，`rst` 表示异步复位信号，`din` 表示数据输入信号，`load` 表示并行加载信号，`dout` 表示数据输出信号。在架构部分，我们声明了一个 `reg` 信号，它是一个 `std_logic_vector` 类型的寄存器，长度为 `WIDTH`。在 `process` 进程中，我们使用 `rst` 信号进行异步复位，并在上升沿检测时钟信号 `clk` 进行数据移位操作。如果 `load` 信号为高电平，则进行并行加载操作，将 `din` 输入数据直接加载到 `reg` 寄存器中；否则，进行串行移位操作，将 `din` 数据输入到 `reg` 的最低位，并将 `reg` 中的数据向左移动一位。最后，我们通过 `dout` 输出寄存器中的最高位数据。

需要说明的是，以上代码仅为示例代码，实际应用中可能需要根据具体需求进行修改和优化。