create_generated_clock -name ldpc_clk -source [get_pins design_1_wrapper_i/design_1_i/clk_wiz_1/clk_in1] -divide_by 3 -multiply_by 2 [get_pins design_1_wrapper_i/design_1_i/clk_wiz_1/ldpc_clk]

时间: 2023-08-04 11:08:38 浏览: 213

create_generated_clock应用例

create_generated_clock 是用来说明generated clock与source clock的相位（边沿）关系，同时根据source clock找到master clock以及source clock 和master clock的关系，最终会确定generated clock和master clock的相位（边沿）关系。所以在genereated clock的时候一定要明确generated clock与master clock的相位关系（rise->rise or rise->fall or fall->rise or fall->fall),这些关系由桥梁source clock嫁接，所以需要明确generated clock和source clock，以及source clock和master clock的关系，如果根据声明找到的generated clock和master clock的关系和实际的关系不一致，否则会造成一些分析错误。 ### create_generated_clock 应用详解 #### 一、概述 `create_generated_clock` 命令是静态时序分析（STA）中一个重要的概念，它主要用于定义时钟信号之间的相位（边沿）关系，特别是在复杂的时钟网络中。通过这个命令，我们可以明确指定某个时钟信号（generated clock）与另一个参考时钟信号（source clock）之间的相位关系，并进一步确定该generated clock与其主时钟（master clock）之间的关系。这对于避免时序分析中的错误至关重要。 #### 二、核心概念解析 1. **Generated Clock**：指通过某种方式（例如分频、锁相环等）生成的时钟信号。在时序分析中，需要明确该时钟信号与其他时钟信号的关系，以便进行正确的时序分析。 2. **Source Clock**：在定义generated clock时，作为连接generated clock和master clock之间的桥梁的时钟信号。source clock是连接generated clock和master clock的关键时钟信号。 3. **Master Clock**：系统的基准时钟信号，其他时钟信号（包括generated clock）都是基于master clock产生的。 #### 三、命令格式与参数详解 `create_generated_clock` 的基本语法如下： ```sh create_generated_clock [options] -name <clock_name> -source <source_clock> [get_pins <pin_name>] ``` - `-name`: 用于指定生成的时钟信号的名字。 - `-source`: 指定源时钟信号，即source clock。 - `[get_pins <pin_name>]`: 指定时钟信号的引脚名称。例如，下面的命令用于创建一个名为`CLKdiv2`的generated clock，其source clock为`CLK`，且该时钟信号的引脚名称为`Udiv/Q`： ```sh create_generated_clock -name CLKdiv2 -edges {2 4 6} -source CLK [get_pins Udiv/Q] ``` 这里`-edges`选项指定了generated clock相对于source clock的有效边沿，例如`{2 4 6}`表示在source clock的每个周期的第2、第4和第6个时钟周期时有效。 #### 四、注意事项 1. **相位关系一致性**：在定义generated clock时，必须确保声明的相位边沿关系与实际情况一致。如果不一致，则可能导致时序分析结果出现错误。 2. **路径唯一性**：为了确保时序分析的准确性，需要保证generated clock与master clock之间的路径唯一。这意味着从source clock到generated clock再到master clock的路径应该是唯一的。 #### 五、案例分析假设我们需要定义一个generated clock `CLKdiv2`，其source clock为`CLK`，并且需要保证其与master clock之间的路径唯一且相位关系正确。 1. **定义generated clock**：需要明确`CLKdiv2`与`CLK`之间的相位关系，比如`rise->rise`或`fall->fall`等。然后，使用`create_generated_clock`命令进行定义。 ```sh create_generated_clock -name CLKdiv2 -edges {2 4 6} -source CLK [get_pins Udiv/Q] ``` 2. **检查路径唯一性**：如果存在多个可能的路径，可以通过调整电路结构或使用其他时钟控制逻辑来确保路径唯一性。 3. **验证相位关系**：通过查看STA报告，验证generated clock与master clock之间的相位关系是否符合预期。 #### 六、总结 `create_generated_clock` 命令在时序分析中起着至关重要的作用，它帮助我们定义了时钟信号之间的相位关系，确保了时序分析的准确性。在实际应用中，需要注意保持相位关系的一致性和路径的唯一性，以避免潜在的时序分析错误。此外，合理地使用`create_generated_clock`命令还可以优化时钟网络的设计，提高系统的性能和可靠性。

你似乎在询问一个命令，这是一个时钟生成命令，用于创建一个新的时钟信号。该命令的作用是创建一个名为 ldpc_clk 的时钟信号，其源时钟为 design_1_wrapper_i/design_1_i/clk_wiz_1/clk_in1，将其分频系数设置为 3，倍频系数设置为 2，并将其输出到 design_1_wrapper_i/design_1_i/clk_wiz_1/ldpc_clk 这个引脚上。

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create_generated_clock -name ldpc_clk -source [get_pins design_1_wrapper_i/design_1_i/clk_wiz_1/clk_in1] -divide_by 3 -multiply_by 2 [get_pins design_1_wrapper_i/design_1_i/clk_wiz_1/ldpc_clk]

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