verdi 不能识别vivado 源语

Verdi是一个EDA工具，主要用于RTL级别的仿真和调试，不能直接识别Vivado的源语言。Vivado是Xilinx公司的FPGA综合工具，支持的源语言包括VHDL和Verilog。如果您想在Verdi中进行仿真和调试，您需要先将您的设计源代码使用Vivado综合生成RTL级别的网表文件，然后再将网表文件导入到Verdi中进行仿真和调试。

相关问题

vivado 源语调用

vivado的源语（如IOBUF, BUFGMUX等）在verdi中不能被正确识别，如果设计代码中直接例化了这些源语，verdi会报错，并且可能会淹没其他重要的错误报警信息。此外，verdi也无法跟踪信号到源语，影响了代码追踪效率。

如果要查看vivado是否有对应的仿真模型，可以在vivado的安装目录中搜索对应源语的文件名，例如使用命令"find -name "IOBUF.v""来查找IOBUF源语的文件。

在代码追查方面，verdi具有vivado工具所不具备的优势，所以在大型工程中通常先使用verdi来检查基本错误。

Verdi如何扩展识别.h.sim文件

在Verdi中，要扩展识别.h.sim文件，需要进行以下步骤：

1. 点击Verdi界面上的File菜单，选择View File Types，打开File Types Manager界面。

2. 在File Types Manager界面中，点击Add按钮，添加一个新的文件类型。

3. 在弹出的Add File Type对话框中，输入文件类型名称（如.h.sim）和文件名匹配规则（如*.h.sim）。

4. 在Command Line选项中，输入启动Verdi分析.h.sim文件的命令行（如verdi -ssf %F）。

5. 在File Extension选项中，输入文件的扩展名（如.h.sim）。

6. 点击OK按钮保存设置。

通过以上设置，Verdi就可以识别.h.sim文件，并使用指定的命令行进行分析。在Verdi中打开.h.sim文件时，会自动执行命令行，并将结果显示在Verdi界面中。