verdi 不能识别vivado 源语
时间: 2023-08-08 19:13:36 浏览: 51
Verdi是一个EDA工具,主要用于RTL级别的仿真和调试,不能直接识别Vivado的源语言。Vivado是Xilinx公司的FPGA综合工具,支持的源语言包括VHDL和Verilog。如果您想在Verdi中进行仿真和调试,您需要先将您的设计源代码使用Vivado综合生成RTL级别的网表文件,然后再将网表文件导入到Verdi中进行仿真和调试。
相关问题
vivado 源语调用
vivado的源语(如IOBUF, BUFGMUX等)在verdi中不能被正确识别,如果设计代码中直接例化了这些源语,verdi会报错,并且可能会淹没其他重要的错误报警信息。此外,verdi也无法跟踪信号到源语,影响了代码追踪效率。
如果要查看vivado是否有对应的仿真模型,可以在vivado的安装目录中搜索对应源语的文件名,例如使用命令"find -name "IOBUF.v""来查找IOBUF源语的文件。
在代码追查方面,verdi具有vivado工具所不具备的优势,所以在大型工程中通常先使用verdi来检查基本错误。
verdi如何识别vhdl packages
Verdi是一款常用的EDA工具,可用于验证和调试硬件描述语言(HDL)设计。在处理VHDL设计时,Verdi可以通过以下几种方式识别VHDL packages:
1. 包含声明:VHDL包通常由一个或多个声明语句组成。这些声明语句描述了包含在VHDL文件中的常量、类型或子程序等。当使用Verdi打开VHDL设计时,它会分析和识别文件中的每个声明语句,并将它们与包进行关联。
2. 使用语句:VHDL包在设计中的使用语句会指定其所属的包。Verdi对VHDL设计进行静态分析,并识别使用语句。当遇到使用语句时,Verdi会查找相应的包,并将其与使用语句关联起来。
3. 源代码引用:Verdi可以通过分析源代码来确定VHDL包的引用情况。它会检查设计中的语句、表达式或子程序调用,并查找相应的包引用。根据这些引用,Verdi可以识别和关联VHDL包。
通过以上几种方式,Verdi能够准确地识别VHDL packages,并提供方便的查看和调试功能。使用Verdi,设计工程师可以轻松地浏览和检查设计中使用的包中的数据对象、常量、子程序等,并有效地进行调试和验证。