用verilog定义一个四位寄存器，将输入的nrz信号移位输入

下面是一个用 Verilog 定义的四位寄存器，同时将 NRZ 信号移位输入：

module shift_register(input clk, input reset, input data_in, output reg [3:0] data_out);

always @(posedge clk or negedge reset) begin
    if (reset == 0) begin
        data_out <= 4'b0000;
    end else begin
        data_out <= {data_out[2:0], data_in};
    end
end

endmodule

该模块包括时钟输入 `clk`、复位输入 `reset`、数据输入 `data_in` 和数据输出 `data_out`。在时钟上升沿或复位下降沿时，根据复位信号的值进行操作。如果复位为低电平，将输出数据清零；否则将当前输出数据向左移动一位，并用输入数据更新最后一位。