// $Header: /devl/xcs/repo/env/Databases/CAEInterfaces/verunilibs/data/glbl.v,v 1.15 2011/08/25 22:54:30 fphillip Exp $ `timescale 1 ps / 1 ps module glbl (); parameter ROC_WIDTH = 100000; parameter TOC_WIDTH = 0; //-------- STARTUP Globals -------------- wire GSR; wire GTS; wire GWE; wire PRLD; tri1 p_up_tmp; tri (weak1, strong0) PLL_LOCKG = p_up_tmp; wire PROGB_GLBL; wire CCLKO_GLBL; reg GSR_int; reg GTS_int; reg PRLD_int; //-------- JTAG Globals -------------- wire JTAG_TDO_GLBL; wire JTAG_TCK_GLBL; wire JTAG_TDI_GLBL; wire JTAG_TMS_GLBL; wire JTAG_TRST_GLBL; reg JTAG_CAPTURE_GLBL; reg JTAG_RESET_GLBL; reg JTAG_SHIFT_GLBL; reg JTAG_UPDATE_GLBL; reg JTAG_RUNTEST_GLBL; reg JTAG_SEL1_GLBL = 0; reg JTAG_SEL2_GLBL = 0 ; reg JTAG_SEL3_GLBL = 0; reg JTAG_SEL4_GLBL = 0; reg JTAG_USER_TDO1_GLBL = 1'bz; reg JTAG_USER_TDO2_GLBL = 1'bz; reg JTAG_USER_TDO3_GLBL = 1'bz; reg JTAG_USER_TDO4_GLBL = 1'bz; assign (weak1, weak0) GSR = GSR_int; assign (weak1, weak0) GTS = GTS_int; assign (weak1, weak0) PRLD = PRLD_int; initial begin GSR_int = 1'b1; PRLD_int = 1'b1; #(ROC_WIDTH) GSR_int = 1'b0; PRLD_int = 1'b0; end initial begin GTS_int = 1'b1; #(TOC_WIDTH) GTS_int = 1'b0; end endmodule 给这段代码每一行注释

// $Header: /devl/xcs/repo/env/Databases/CAEInterfaces/verunilibs/data/glbl.v,v 1.15 2011/08/25 22:54:30 fphillip Exp $
// 该行为文件头注释，显示了文件的版本信息和修改日期
`timescale 1 ps / 1 ps
// 定义了时间刻度，1 ps / 1 ps 表示每个时钟周期为1 ps 
module glbl ();
// 定义了一个名为 glbl 的模块
parameter ROC_WIDTH = 100000;
// 定义了一个名为 ROC_WIDTH 的参数并赋值为 100000
parameter TOC_WIDTH = 0;
// 定义了一个名为 TOC_WIDTH 的参数并赋值为 0
wire GSR;
// 定义了一个名为 GSR 的线型信号
wire GTS;
// 定义了一个名为 GTS 的线型信号
wire GWE;
// 定义了一个名为 GWE 的线型信号
wire PRLD;
// 定义了一个名为 PRLD 的线型信号
tri1 p_up_tmp;
// 定义了一个名为 p_up_tmp 的三态缓冲器
tri (weak1, strong0) PLL_LOCKG = p_up_tmp;
// 定义了一个名为 PLL_LOCKG 的三态缓冲器，并将其输出连接到 p_up_tmp
wire PROGB_GLBL;
// 定义了一个名为 PROGB_GLBL 的线型信号
wire CCLKO_GLBL;
// 定义了一个名为 CCLKO_GLBL 的线型信号
reg GSR_int;
// 定义了一个名为 GSR_int 的寄存器型信号
reg GTS_int;
// 定义了一个名为 GTS_int 的寄存器型信号
reg PRLD_int;
// 定义了一个名为 PRLD_int 的寄存器型信号
wire JTAG_TDO_GLBL;
// 定义了一个名为 JTAG_TDO_GLBL 的线型信号
wire JTAG_TCK_GLBL;
// 定义了一个名为 JTAG_TCK_GLBL 的线型信号
wire JTAG_TDI_GLBL;
// 定义了一个名为 JTAG_TDI_GLBL 的线型信号
wire JTAG_TMS_GLBL;
// 定义了一个名为 JTAG_TMS_GLBL 的线型信号
wire JTAG_TRST_GLBL;
// 定义了一个名为 JTAG_TRST_GLBL 的线型信号
reg JTAG_CAPTURE_GLBL;
// 定义了一个名为 JTAG_CAPTURE_GLBL 的寄存器型信号
reg JTAG_RESET_GLBL;
// 定义了一个名为 JTAG_RESET_GLBL 的寄存器型信号
reg JTAG_SHIFT_GLBL;
// 定义了一个名为 JTAG_SHIFT_GLBL 的寄存器型信号
reg JTAG_UPDATE_GLBL;
// 定义了一个名为 JTAG_UPDATE_GLBL 的寄存器型信号
reg JTAG_RUNTEST_GLBL;
// 定义了一个名为 JTAG_RUNTEST_GLBL 的寄存器型信号
reg JTAG_SEL1_GLBL = 0;
// 定义了一个名为 JTAG_SEL1_GLBL 的寄存器型信号，并将其初始值赋为 0
reg JTAG_SEL2_GLBL = 0;
// 定义了一个名为 JTAG_SEL2_GLBL 的寄存器型信号，并将其初始值赋为 0
reg JTAG_SEL3_GLBL = 0;
// 定义了一个名为 JTAG_SEL3_GLBL 的寄存器型信号，并将其初始值赋为 0
reg JTAG_SEL4_GLBL = 0;
// 定义了一个名为 JTAG_SEL4_GLBL 的寄存器型信号，并将其初始值赋为 0
reg JTAG_USER_TDO1_GLBL = 1'bz;
// 定义了一个名为 JTAG_USER_TDO1_GLBL 的寄存器型信号，并将其初始值赋为 1'bz
reg JTAG_USER_TDO2_GLBL = 1'bz;
// 定义了一个名为 JTAG_USER_TDO2_GLBL 的寄存器型信号，并将其初始值赋为 1'bz
reg JTAG_USER_TDO3_GLBL = 1'bz;
// 定义了一个名为 JTAG_USER_TDO3_GLBL 的寄存器型信号，并将其初始值赋为 1'bz
reg JTAG_USER_TDO4_GLBL = 1'bz;
// 定义了一个名为 JTAG_USER_TDO4_GLBL 的寄存器型信号，并将其初始值赋为 1'bz
assign (weak1, weak0) GSR = GSR_int;
// 将 GSR_int 信号与 GSR 信号进行连接
assign (weak1, weak0) GTS = GTS_int;
// 将 GTS_int 信号与 GTS 信号进行连接
assign (weak1, weak0) PRLD = PRLD_int;
// 将 PRLD_int 信号与 PRLD 信号进行连接
initial begin
// 初始化块
	GSR_int = 1'b1;
	// 将 GSR_int 的值赋为 1'b1
	PRLD_int = 1'b1;
	// 将 PRLD_int 的值赋为 1'b1
	#(ROC_WIDTH) GSR_int = 1'b0;
	// 在 ROC_WIDTH 的时间后，将 GSR_int 的值赋为 1'b0
	PRLD_int = 1'b0;
	// 将 PRLD_int 的值赋为 1'b0
end
initial begin
// 初始化块
	GTS_int = 1'b1;
	// 将 GTS_int 的值赋为 1'b1
	#(TOC_WIDTH) GTS_int = 1'b0;
	// 在 TOC_WIDTH 的时间后，将 GTS_int 的值赋为 1'b0
end
endmodule
// 模块定义结束