verilog hdl设计一个具有加减运算和比较功能的四位运算电路 【设计任务】① 由 DE1-SOC 的拨码开关 SW3-SW0 模拟 4 位二进制加数 A3A2A1A0， 拨码开关 SW9-SW6 模拟 4 位二进制被加数 B3B2B1B0，定义 SW5 为加减运算开关， SW5 置 0 时，进行加法运算，求和结果用两位数码管显示。 ② 如果加数大于被加数（ A > B）,点亮 LED0 提示；如果拨码开关 SW5 置 1，则 执行减法运算（ A-B）,相减后的结果用数码管显示。

以下是该电路的Verilog HDL代码实现：

module four_bit_arithmetic(
    input [3:0] A,
    input [3:0] B,
    input add_sub,
    output reg [1:0] result,
    output reg LED0
);

always @(*) begin
    if (add_sub == 0) begin
        result = A + B;
        LED0 = A > B;
    end else begin
        result = A - B;
        LED0 = A < B;
    end
end

endmodule

其中，A和B是4位二进制加数和被加数，add_sub是加减运算开关，result是计算结果，LED0是提示LED。在always块中，根据add_sub的值选择执行加法或减法运算，并分别计算结果和判断A是否大于B，最后将结果和LED0输出。