uart接收一个24位的数据，把24位的数据分成三个8位数据，把三个数据通过串口通信依次在电脑上显示，Verilog

下面是一个简单的 Verilog 代码示例，用于将一个 24 位的串口数据拆分为三个 8 位数据，并将它们通过串口传输到计算机上。

module uart_rx(
    input clk, // 时钟信号
    input rst, // 复位信号
    input rx,  // 串口接收信号
    output reg [7:0] data_out1, // 输出数据1
    output reg [7:0] data_out2, // 输出数据2
    output reg [7:0] data_out3  // 输出数据3
);

reg [23:0] data_in; // 存储接收到的 24 位数据
reg [2:0] state;    // 状态机变量

always @(posedge clk or posedge rst) begin
    if (rst) begin
        state <= 3'b000; // 复位状态机
        data_in <= 24'b0; // 清空数据缓存
    end
    else begin
        case (state)
            3'b000: begin // 等待起始位
                if (!rx) begin // 如果接收到起始位
                    state <= 3'b001; // 进入接收数据状态
                end
            end
            3'b001: begin // 接收 24 位数据
                data_in <= {data_in[22:0], rx}; // 将数据存储在缓存中
                if ($unsigned(data_in) == 24'hABCDEF) begin // 如果接收到结束位
                    state <= 3'b010; // 进入输出数据1状态
                end
            end
            3'b010: begin // 输出数据1
                data_out1 <= data_in[23:16]; // 输出高 8 位数据
                state <= 3'b011; // 进入输出数据2状态
            end
            3'b011: begin // 输出数据2
                data_out2 <= data_in[15:8]; // 输出中间 8 位数据
                state <= 3'b100; // 进入输出数据3状态
            end
            3'b100: begin // 输出数据3
                data_out3 <= data_in[7:0]; // 输出低 8 位数据
                state <= 3'b000; // 进入等待起始位状态
            end
        endcase
    end
end

endmodule

在上面的代码中，我们使用了一个简单的状态机来控制串口数据的接收和输出。当接收到起始位时，状态机进入接收数据状态，并将数据存储在 `data_in` 缓存中。当接收到结束位时，状态机分别输出 `data_in` 的高 8 位、中间 8 位和低 8 位数据，并返回到等待起始位状态。注意，我们假设结束位为固定值 `0xABCDEF`。

最后，我们只需要将上面的模块实例化，并将其连接到串口接收信号和时钟信号即可。