数字频率计verilog

以下是一个使用Verilog语言实现的数字频率计：

module freq_counter (
    input clk,
    input reset,
    input signal,
    output reg [31:0] count
);

reg [31:0] prev_count;
reg [31:0] curr_count;

always @(posedge clk, posedge reset) begin
    if (reset) begin
        curr_count <= 0;
        prev_count <= 0;
        count <= 0;
    end else begin
        curr_count <= curr_count + 1;
        if (signal && !prev_signal) begin
            count <= curr_count;
        end
        prev_count <= curr_count;
    end
end

always @(posedge clk) begin
    prev_signal <= signal;
end

endmodule

该模块包括一个时钟输入、一个复位输入、一个信号输入和一个计数器输出。计数器用于存储输入信号的脉冲数。

该模块的工作原理如下：

1. 如果复位信号为高电平，则计数器被清零。
2. 如果时钟信号上升沿到来，则当前计数器值加1。
3. 如果信号输入为高电平，且上一个时刻信号输入为低电平，则将当前计数器值存储到输出计数器中，并将当前计数器值存储到上一个计数器值中。

这个模块可以被实例化，在你的设计中使用。