FPGA高电平触发语法

FPGA高电平触发语法指的是在FPGA开发中，当输入信号为高电平时触发某个操作或事件的语法。在Verilog语言中，可以使用以下语法实现高电平触发：

always @(posedge clk or posedge rst) begin
    if (rst) begin
        // reset state
    end else if (input_signal == 1'b1) begin
        // high level trigger event
    end
end

其中，`posedge`表示上升沿触发，`clk`表示时钟信号，`rst`表示复位信号，`input_signal`表示输入信号。当输入信号为高电平时，触发`// high level trigger event`后面的操作或事件。