写一个python脚本，文件名叫adder_gen.py，用于生成一个adder.v的Verilog文件，adder.v的功能是加法器

我可以为您提供一段示例代码：

module adder_gen (
input [3:0] A,
input [3:0] B,
output [3:0] S
);

assign S = A + B;

endmodule